JPS6356567B2

JPS6356567B2 -

Info

Publication number: JPS6356567B2
Application number: JP53143491A
Authority: JP
Inventors: Ii Uiruhaito Jon
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1977-11-22
Filing date: 1978-11-22
Publication date: 1988-11-08
Also published as: AU4142778A; AU516643B2; CA1122716A; JPS54109344A; US4179736A

Description

【発明の詳細な説明】本発明は、データ処理システムに関し、特にマ
イクロプログラム化されたデータ処理システムに
関する。先行技術制御ストアのサイズを最小限度にするため、マ
イクロプログラム化データ処理システムはプログ
ラム命令の実行特性を変更するために使用される
技術を一般に使用している。これ等の技術には、
特定のプログラム命令によつて指定される諸操作
の実行のために必要とされるマイクロ命令の適当
なシーケンスを選択するため種々のインジケータ
回路の状態をテストする条件付き分岐マイクロ命
令の使用が含まれる。このように、共通のマイク
ロ命令シーケンスを用いることにより制御ストア
のサイズを小さくすることが可能である。別のシ
ステムは、マイクロ命令のルーチンの共用を最大
限度にすることによつてマイクロ命令のサイズを
小さくするため起動および実行マイクロ命令シー
ケンスを指定するための１対のアドレスを記憶す
る第２の制御ストアを使用する。このシステム
は、論理回路の変更を必要とすることなく新らし
い命令の付加をも可能にする。このシステムは、
本発明の譲受人に譲渡された米国特許第4001788
号において記載されている。前記の構成はかなりの柔軟性およびサイズ上の
利点をもたらすものであるが、このようなマイク
ロプログラム化データ処理システムの全体性能は
非マイクロプログラム化システムよりも劣つてい
る。１つのシステムのマイクロプログラム化装置
は、制御ストアと、条件信号と共に前記ストアか
らのアドレス即ち制御信号に応答して比較的早い
速度で別の固定されたマイクロ演算指令を生成す
るハードウエア・シーケンス回路網を含んでい
る。このため、特定のプログラム命令の実行に通
常必要とされるマイクロプログラムのサイズが小
さくなる。このシステムは米国特許第3872447号
に開示されている。この構成は性能を向上させる
ものであるが、マイクロ命令の長さの拡張を必要
とすることなくマイクロ命令から得ることのでき
るマイクロ指令数を拡張するよう作用する。従つ
て、この構成は異なる即ち新しい命令要件に対す
るハードウエア・シーケンサ回路網の変更を必要
とする。更に、大量の命令に対するシーケンスを
与えなければならない構成システムのハードウエ
ア・シーケンサ回路網は複雑化する。更に、高性能のパイプライン化システムの場合
には、このようなシステムは、一般にいかなる瞬
間にも複数の命令が実際に処理されつゝあるよう
にカツシエ装置に記憶される命令を実行する。こ
のため、操作のシーケンスは又命令復号を更に複
雑化するカツシエ操作サイクルを含むことになつ
てしまう。このため、前述の構成は実用上不適で
ある。従つて、本発明の主な目的は、高性能のデータ
処理システムにおいて作用するよう構成されたマ
イクロプログラム制御装置の提供にある。本発明の別の目的は、回路の変更なしに命令変
更を許容するマイクロプログラム化された制御装
置の提供にある。本発明の更に別の目的は、高性能でマイクロ命
令実行シーケンスの共用を最大限度にするマイク
ロプログラム化制御装置の提供にある。前述および他の目的は本発明の望ましい実施態
様において達成されるが、本発明は、プログラム
命令の実行のための実行装置とカツシエ指向メモ
リー・システムから命令およびデータを取出すた
めの装置を含むカツシエ指向の高性能のマイクロ
プログラム化されたパイプライン化データ処理装
置を包含する。このマイクロプログラム化された
データ処理装置は、デコーダ回路と、ハードウエ
ア制御シーケンス回路と、第１と第２の制御スト
アを含んでいる。第１の制御ストアは複数個の記
憶場所を含み、各記憶場所は少くとも１つのアド
レス・フイールド、および処理装置が実行しなけ
ればならない各プログラム命令のための制御シー
ケンス・フイールドを記憶する。第２の制御スト
アは複数のグループの記憶場所を含み、この各グ
ループはプログラム命令により指定された諸操作
の異なる実行に必要なマイクロ命令のシーケンス
を記憶する。本発明の望ましい実施態様によれば、アドレ
ス・フイールドは、命令のopコードにより指定
される操作の実行に必要とされる一連のマイクロ
命令の第２のストア内の開始場所を指定するよう
符号化される。この制御シーケンス・フイールド
は、グループの予め定められたハードウエア制御
シーケンスのどれがある命令に対してハードウエ
ア・シーケンス回路によつて実行されるべきかを
表示するためのopコードより少いビツトを含む
よう符号化される。操作の間、各命令のopコードは、第１制御ス
トアに対し入力として与えられ、記憶場所の予め
定められた１つの内容をアクセスする。アドレ
ス・フイールドおよび制御シーケンス・フイール
ドと対応する信号が読出される。デコーダ回路
は、制御シーケンス・フイールドの各ビツトを復
号し、ハードウエア・シーケンス回路を条件付け
るための信号を生成して命令の実行に必要とされ
る一連のハードウエア操作サイクルの間一連の操
作を実施するための制御信号を生成する。各命令
については、ハードウエア・シーケンスの完了と
同時に、ハードウエア・シーケンス回路は自動的
に、命令の実行の完了のため第１制御ストアから
読出されたアドレス信号と対応する第２制御スト
アの開始アドレスに記憶された一連のマイクロ命
令に対して制御を移す。本発明の望ましい実施態様においては、命令の
全レパートリの実行のため必要とされる種類の性
能を許容しかつ効率のよいパイプライン操作に必
要とされる特定のタイプの性能を与えるため各命
令について選択されたあるクラスのシーケンスが
確保される。有効なパイプライン操作のための更
に特定の用例においては（即ち、シーケンスにお
ける処理命令）、実行装置の性能が有効なパイプ
ライン処理に対する命令取出し装置の性能とマツ
チすることが重要である。本発明の教示する処によれば、確立されたシー
ケンスの多数のクラスは、カツシエ操作サイクル
を必要とする命令の復号を容易化するためにクラ
スが選択される異なるタイプのカツシエ／メモリ
ー操作を規定する。例えば、各シーケンスには、
単一ロード操作、２倍ロード操作、単一記憶操
作、２倍記憶操作、および有効アドレス操作が含
まれる。単一ロード操作の如きある与えられたシ
ーケンスの実行を必要とするレパートリの全ての
異なる命令はそのクラスに含まれるよう割当てら
れる。単一ロード・シーケンスの如きあるシーケ
ンスが指定される時、命令実行は主としてハード
ウエア・シーケンス回路の制御下で進行する。各ケースにおいて、このような各命令のopコ
ードは、同一に符号化されたビツト・パターンを
有する制御シーケンスを含む第１制御ストア内の
ある場所の内容からの読出しを生じる。実行装置
がデータ又は命令を取出すのに通常必要とされる
サイクルよりも多くのサイクルを必要とする操作
を指定するこれ等の命令については、他のハード
ウエア・シーケンスが符号化された制御シーケン
ス・フイールドにより表示される。これ等のシー
ケンスは、実行装置と取出し装置の操作の間に同
期を維持するため必要な別のサイクルを提供す
る。更に、本発明によれば、各命令は、その実行が
マイクロプログラム化された制御下の進行を許容
される前にできるだけ多くの命令がハードウエア
制御下で実行されることを可能にするハードウエ
ア・シーケンスを与えられる。このようなシーケ
ンスに命令をマツチさせることにより、データ処
理装置の全体性能を最大化させる。更に又、ある
命令が自動的に主としてハードウエア制御下で実
行されるため、処理装置の性能を更に増強する。
しかも、性能アツプのためにマイクロプログラム
化装置の柔軟性が損われることがなく、新らしい
命令をハードウエアの変更を必要とせずに付加又
は変更することができる。更に、本発明の構成が各々がグループの命令に
より通常使用される制限された数のシーケンスを
提供するため、アドレス生成操作に含まれる命令
の如くカツシエ・サイクルを必要としない命令の
制御シーケンス・フイールドの復号が容易化され
る。更に、このような復号回路の複雑さはかなり
減少するが、所望の柔軟性および性能は依然とし
て保持されるのである。本発明の構成ならび操作方法に関して特徴と考
えられる漸新な特徴については、その更に別の目
的および長所と共に、添付図面に関して以下の記
述を照合すれば更によく理解されよう。しかし、
添付図面は図示および説明のためにのみ提示され
るもので、本発明の限定のために示されるもので
はないことを明確に理解すべきである。望ましい実施態様の説明概要第１図から判るように、本発明の原理を包含す
るシステムは少くとも１個の入出力プロセサ
（IOPP）２００と、システム・インターフエース
装置（SIU）１００と、高速マルチプレクサ
（HSMX）３００と、低速マルチプレクサ
（LSMX）４００と、上位プロセサ７００と、カ
ツフエ・メモリー７５０と、局部メモリー・モジ
ユール５００と対応する少くとも１個のメモリ
ー・モジユールと、遠隔メモリー・モジユール８
００に対応する少くとも１個のメモリー・モジユ
ールを含む。これ等のモジユールの各々は、異な
る種類のインターフエース６００乃至６０３の複
数の回線を介してシステム・インターフエース１
００の多数のポートの１つに接続する。特に、入
出力プロセサ２００と、カツシエ・メモリー７５
０と、高速マルチプレクサ３００はそれぞれポー
トＧ、Ｅ、Ａと接続し、低速マルチプレクサ４０
０と、局部メモリー・モジユール５００と主メモ
リー・モジユール８００はそれぞれポートＪ、
LMO、RMOと接続する。上位プロセサ７００は
カツシエ・メモリー７５０と接続する。第１図の入出力システムは、多数の「能動モジ
ユール」、「受動モジユール」および「メモリー・
モジユール」を含むように示される。IOPプロセ
サ２００と、上位プロセサ７００と、高速マルチ
プレクサ３００は、各々が指令を出す能力を有す
る能動モジユールとして作用する。能動モジユー
ルは通常ポートＡ乃至Ｈに接続し、上位プロセサ
７００はインターフエース６０４と６００を介し
てカツシエ装置７５０を経てポートＥに接続す
る。複数の受動モジユールは３つのポートＪ、Ｋ
およびＬに接続される。これ等のモジユールは低
速マルチプレクサ４００とシステム・インターフ
エース装置１００に対応し、本文に説明するよう
にインターフエース６０１の諸回線に与えられる
指令を代行受信して実行する能力のある装置であ
る。最後のグループのモジユールは、局部メモリ
ー・モジユールと、インターフエース６０３の諸
回線に与えられる２つの異なる種類の指令を実行
する能力のある主メモリー・モジユールを構成す
る。第１図の入出力システムは、通常上位プロセサ
７００により発される入出力命令に応答する入出
力サブシステムとして機能する。ポートＥおよび
Ｆは第１図のマルチプレクサ又はプロセサー・モ
ジユールのいずれかの接続を可能にするためのイ
ンターフエースを含んでいる。これ等のインター
フエースは以下に更に詳細に説明する。本発明の目的のためには、上位プロセサ７００
は構造的に公知であり、米国特許第3413613号に
記載された装置形態をとるものでよい。望ましい
実施態様においては、入出力プロセサ２００は入
出力命令の実行に必要なチヤンネル・プログラム
を開始終了し、システム・インターフエース装置
１００から受取る割込み要求を処理し、低速マル
チプレクサ４００に接続されたユニツトレコード
周辺装置を直接制御する。プロセサ２００はデー
タ・インターフエース６００と割込みインターフ
エース６０２を介してポートＧに接続する。本発明の目的のためには低速マルチプレクサ４
００は構造上公低のものでよく、各々が１つの装
置アダプター・インターフエース（DAI）の諸回
線と接続する周辺装置アダプタを介して低速の周
辺装置の接続機構を提供する。このインターフエ
ースおよびアダプタは、本発明の譲受人に譲渡さ
れた米国特許第3742457号に記載された装置形態
をとつてもよい。低速の諸装置にはカード・リー
ダ、カード・パンチ、およびプリンタが含まれ
る。第１図から判るように、マルチプレクサ４０
０はプログラム可能インターフエース６０１を介
してポートＪに接続する。高速マルチプレクサ３００は、チヤネル・アダ
プタ３０３乃至３０６の各々に接続するデイスク
装置およびテープ装置３０９乃至３１２のグルー
プ間の転送作用を直接制御する。各々のチヤネ
ル、コントローラ、アダプタ３０３乃至３０６
は、チヤネル・アダプタ・インターフエース
（CAI）３００−１のインターフエース回線を介
してチヤネル・ポート０乃至３の各々に対し最大
16個の装置を接続できる。高速マルチプレクサ３
００は、データ・インターフエース６００とプロ
グラム可能インターフエース６０１と割込みイン
ターフエース６０２に対応するポートＡに接続す
る。本発明の目的のためには、各々のチヤネルコン
トローラ・アダプタ３０２乃至３０５は構造上公
知と考えてよく、前述の米国特許第3742457号に
記載されたコントローラ・アダプタの形態をとつ
てよい。システム・インターフエース本発明の原理に従つて構成されたプロセサ７０
０およびカツシエ装置７５０について詳細に説明
する前に、前述の各インターフエース６００乃至
６０４について第５ａ図乃至第５ｅ図に関して以
下に説明する。最初に第５ａ図においては、能動モジユールと
システム・インターフエース装置１００との間で
情報交換を行うインターフエースの１つであるデ
ータ・インターフエース６００を構成する諸回線
を開示する。この情報交換は、「ダイアローグ」
と呼ばれる一連の信号を介して編成された予め定
めた規則に従つて各信号回線の論理的状態を制御
することによつて行われる。第５ａ図から判るように、このインターフエー
スは、能動形の出力ポート要求回線（AOPR）
と、複数の対SIUデータ回線（DTS00〜DTS35、
P0〜P3）と、複数の対SIU操向データ回線
（SDTS0〜６、Ｐ）と、能動形の要求受諾回線
（ARA）と、データ読出し受諾回線（ARDA）
と、複数のSIUからのデータ・バス回線（DFS00
〜35、P0〜P3）と、複数のSIUからのマルチポ
ート識別子回線（MIFS0〜３、Ｐ）と、SIUから
の２倍精度回線（DPFS）と、受諾状況回線
（AST）を含んでいる。このインターフエース回
線については以下の項において更に詳細に説明す
る。【表】プログラム可能インターフエース
指令か、メモリー指令か)
【表】形式のデータを能動モジユールの指
定された1つに伝える。
【表】線に与えられた状況を受諾べきこと
を信号する。
第５ｂ図に示されたプログラム可能インターフ
エース６０１の諸回線は、１つの能動モジユール
と指定されたモジユールからの指令情報の転送を
行う。この転送は、ダイヤローグと呼ばれる一連
の信号を介して編成される予め定めた規則に従つ
て各信号回線の状態の論理内容を制御することに
よつて行われる。このプログラム可能インターフ
エースは、プログラム可能インターフエース指令
受諾回線（APC）と、複数のSIUからのプログラ
ム可能インターフエース・データ回線（PDFS00
〜35、P0〜P3）と、プログラム可能インターフ
エース使用可能回線（PIR）と、データ転送要求
読出し回線（RDTR）と、複数の対SIUプログラ
ム可能インターフエース・データ回線（PDTS00
〜35、P0〜P3）と、受諾データ読出し回線
（RDAA）を含んでいる。このインターフエース
回線については以下に更に詳細に説明する。【表】れたデータが受諾されたこと、およ
びこのモジユールが回線PDTSから情
報を取除くことができることをモジ
ユールに対して表示する。
更に別のインターフエースは、入出力プロセサ
２００により割込み処理を行う第５ｃ図の割込み
インターフエース６０２である。即ち、このイン
ターフエースは、ある能動モジユールによる割込
み情報のSIU１００に対する転送と共に、処理の
ためSIU１００による入出力プロセサ２００に対
する割込み情報の転送を可能にする。他のインタ
ーフエースと同様に、この割込み要求の転送は、
「ダイヤローグ」と呼ばれる一連の信号を介して
編成される予め定めた規則に従つて各信号回線の
論理的状態を制御することにより行われる。このインターフエースは、割込み要求回線
（IR）と、複数の割込みデータ回線（IDA00〜
11、P0〜P1）と、ポートＡ乃至Ｌに接続された
モジユールに対する複数の割込み多重ポート識別
子回線（IMID00〜03）を含んでいる。ポートＧ
およびＨに接続されるモジユールに対しては、こ
の割込みインターフエースは更にレベル零存在回
線（LZP）と、より高いレベル割込み存在回線
（HLIP）と、割込みデータ要求回線（IDR）と、
リリース回線（RLS）と、複数の能動割込みレ
ベル回線（AIL0〜２）を含んでいる。第５ｃ図
から判るように、割込みインターフエース・ポー
トＧおよびＨは割込み多重ポート識別子回線を含
まない。この割込みインターフエース回線につい
ては以下に更に詳細に説明する。【表】るべきアドレスの一部を与えるよ
う符号化される(即ち、割込み制御
ブロツク番号ICBN)。
【表】行される手順の割込みレベル番号を
表示するよう符号化されている。
第１図のモジユールのあるものによつて使用さ
れる次のセツトの割込み回線は第５ｄ図の局部メ
モリー・インターフエース回線と対応する。この
局部メモリー・インターフエース６０３は、局部
メモリー５００と本システムの各モジユール間に
おける情報の交換を行う。この交換動作は、「ダ
イヤローグ」と呼ばれる一連の信号を介して編成
される予め定めた規則に従つて各信号のインター
フエース回線の論理的状態を制御することにより
行われる。この局部メモリー・インターフエース
は、複数の対メモリーデータ回線（DTM00〜
35、P0〜P3）と、複数の対メモリー要求識別子
回線（RITM0〜７、P0〜P1）と、複数の対メモ
リー指定回線（SLTM0〜３、Ｐ）と、PI指令受
諾回線（APC）と、ZAC指令受諾回線（ANC）
と、データ転送要求読出し回線（RDTR）と、
複数のメモリーからのデータ回線（DFM00〜35、
P0〜P3）と、複数のメモリーからの要求識別子
回線（RIFM0〜７、P0〜P1）と、メモリーから
の２倍精度回線（DPFM）と、QUAD回線と、
受諾データ読出し回線（RDAA）と、システ
ム・クロツク回線（SYS−CLK）を含んでいる。メモリーおよびプログラム可能インターフエー
ス指令は、インターフエースの同じ物理的データ
回線から転送される。このインターフエースは、
割込み要求を処理するための１セツトの回線を含
まず、従つてSIU１００により局部メモリーに接
続された各モジユールはメモリー割込みを直接惹
起することはできない。この局部メモリー・イン
ターフエース回線については以下に更に詳細に説
明する。【表】ンネルがこのモジユールに対して
送られたメモリー指令を受取りあ
るいはこれを解釈すべきかを指示
するように符号化されたポート番
号選択ビツトである。
【表】延在する。この回線は、セツトされる
と、ZAC又はPI指令により前に要求さ
れた読出しタイプのデータがデータ
を要求するモジユールに送られるべ
き必要な制御情報と共に得られるこ
とを示す。
【表】リー〓モジユール迄延在する。この回
線は、セツトされると、局部メモリ
ー〓モジユールによりインターフエ
ース上に与えられたデータが受諾さ
れたこと、およびこの局部メモリー〓
モジユールがデータをこれ等回線か
ら取除くことができることをメモリ
ー〓モジユールに対し信号する。
【表】ら本システムの各モジユール迄延在
する回線である。この回線は入出力
プロセサ200内に含まれるクロツク〓
ソースに接続されて共通のシステ
ム〓クロツク〓ソースからの各メモリ
ー〓モジユールの作用を同期する。
カツシエ装置７５０と中央処理装置７００との
間で内部インターフエースとして使用される最終
のセツトのインターフエース回線は、第５ｅ図の
カツシエ／CPUインターフエース回線と対応す
る。このインターフエース６０４は、プロセサ７
００とカツシエ装置７５０との間で情報および制
御信号の交換を行う。この交換作用は、各信号の
インターフエース回線の論理状態を制御すること
により行われる。カツシエ／CPUインターフエ
ースは、複数の対プロセサ・データ回線（ZDI0
〜35、P0〜P3）と、複数のZACおよび書込みデ
ータ回線（ZADO0〜23、RADO24〜35、P0〜
P3）と、プロセサ要求信号回線（DREQ−CAC）
と、複数のカツシエ指令回線（DMEM0〜３）
と、保留カツシエ回線（HOLD−Ｃ−CU）と、
キヤンセル回線（CANCEL−Ｃ）と、フラツシ
ユ回線（CAC−FLUSH）と、読出し要求回線
（RD−EVEN）と、読出し命令バツフア回線
（RD−IBUF）と、読出しデータ・バツフア回線
（DRDB）と、初期設定ポインタ回線（INIT−
IBUF）と、複数の命令回線（ZIB0−35、P0−
P3）と、複数のアドレス・ポインタ回線
（ASFA32−33）と、制御回線（DSZ）と、読出
しＩ−バツフア・データ回線（RD−IBUF／
ZDI）と、複数のゾーン・ビツト回線（DZD0−
３）と、バイパス・カツシエ回線（BYP−CAC）
と、書込み信号回線（WRT−SGN）と、命令バ
ツフア空回線（IBUF−EMPTY）と、命令バツ
フア使用可能回線（IBUF−RDY）と、命令バツ
フア完全回線（IBUF−FULL）と、CPストツプ
回線（CP−STOP）と、CP制御回線（DATA−
RECOV）を含んでいる。命令、カツシエ指令、およびデータは、これ等
の回線の各々を介してカツシエ装置７５０に送ら
れる。更に、プロセサ７００の作用は、本文に説
明されるようにこれ等の回線のあるものにより使
用可能又は使用禁止の状態にされる。CPU／カ
ツシエ・インターフエース回線については本文に
更に詳細に説明する。【表】りに、アドレスで指示されたブロ
ツクが前に表示された命令バツフ
アアドレスにおいて命令バツフア
に書込まれ、このアドレス指定さ
れたワードはZDI回線0〓35を介し
てプロセサ700に送られる。
【表】サイクルで実行される。このサイ
クルの始めに、アドレスおよび指
令情報がカツシエ750に与えられ、
このサイクルの終りにデータはプ
ロセサ700に使用可能となる。
【表】は、アドレスおよび指令情報がカ
ツシエ750に転送される。第1のサ
イクルの終りに、要求は主記憶装
置に転送され、プロセサ700がOFF
の状態になる。要求されたワード
対がメモリーから取出された後、
プロセサ700がONになり、データは
このプロセサに使用可能となる。
【表】【表】のサイクルの終りに、ポインタの
バツフアが零にリセツトされ、バ
ツフア〓アウト〓ポインタが初期値
をロードされる。
【表】シエのミス条件の検出に応答して
プロセサ700の停止に続いてプロ
セサのレジスタを再ストローブす
るのに使用される。
第５ａ図乃至第５ｅ図はプロセサ７００および
カツシエ装置７５０への接続に加えてSIU１００
に対して第１図のシステムの異なるモジユールを
接続する諸回線を示しているが、又他の諸条件、
例えばあるエラー条件および操作条件を信号する
ために他の回線も含まれていることが判るであろ
う。第１図の各種モジユールの更に詳細について
は米国特許第4000487号を参照されたい。次にプ
ロセサ７００およびカツシエ装置７５０について
更に詳細な記述をする。第２図プロセサ７００の全般的説明第２図においては、上位プロセサ７００が実行
制御装置７０１と、制御装置７０４と、実行装置
７１４と、文字装置７２０と、補助演算制御装置
（AACU）７２２と、乗除算装置７２８とを含み
これ等の装置が図示の如く相互に接続されている
ことが判る。更に、制御装置７０４は図示の如く
カツシエ装置７５０に対して多数の相互接続を有
する。実行制御装置７０１は、実行制御ストア・アド
レス準備兼分岐装置７０１−１と、実行制御スト
ア７０１−２を含んでいる。ストア７０１−２と
装置７０１−１は図示の如くバス７０１−３と７
０１−６を介して相互に接続されている。制御装置７０４は制御論理装置７０４−１と、
制御ストア７０４−２と、アドレス準備装置７０
４−３と、データおよびアドレス出力回路７０４
−４と、XAQレジスタ・セクシヨン７０４−５
とを含み、これ等は図示の如く相互に連結され
る。第２図から判るように、SIUインターフエース
６００はカツシエ装置７５０に対する多数の入力
回線を提供する。このインターフエースの諸回線
については前に詳細に説明した。しかし、カツシ
エ装置７５０の作用に関しては、これ等回線のあ
るものは特に下記の如く符号化されている。即
ち、１読出しのためのMITS0〜３は下記の如く符
号化されている。ビツト０〜１＝00 ビツト２〜３＝読出しZACバツフア・アド
レス書込み操作に対しては、ビツト０〜３＝奇数
ワード・ゾーン２ MIFS回線は下記の如く符号化されている。
即ち、ビツト０＝０ビツト１＝０偶数ワード数（ワード０、１）ビツト１＝１奇数ワード対（ワード２、３）ビツト２〜３＝メモリーに対するZACバツ
フア・アドレスインターフエース回線DFS00〜35、P0〜P3に
関しては、これ等の回線は読出しデータをカツシ
エ装置７５０に伝送する。回線DTS00〜35、P0
〜P3はカツシエ７５０からSIU１００にデータを
転送するために使用される。制御装置７０４は、アドレス準備操作、命令取
出し／実行操作、および各操作サイクルおよび
（又は）機械状態に対する順次制御を行うために
必要な制御を行う。この制御はブロツク７０４−
１の論理回路および制御装置７０４の各部分に対
する実行制御装置７０１により生じる。 XAQレジスタ・セクシヨン７０４−５は、指
標レジスタ・アキユムレータ・レジスタ、商レジ
スタ等の多数のプログラム・ビジブルなレジスタ
を含んでいる。このセクシヨンについては第３図
に関して更に詳細に説明する。命令カウンタおよ
びアドレス・レジスタの如き他のプログラム・ビ
ジブルなレジスタはアドレス準備装置７０４−３
内部に含まれる。第２図から判るように、セクシヨン７０４−５
は装置７０４−３から回線RIC00〜17を介して命
令カウンタの内容を示す信号を受取る。又、回線
ZRESA00−35は、各種の演算子について行われ
た演算結果に対応して実行装置７１４から出力信
号を与える。又セクシヨン７０４−５は回線
RAAU0〜８を介して補助演算兼制御装置から出
力信号を受取る。セクシヨン７０４−５は、アドレス準備装置７
０４−３に対する一入力として同セクシヨン内に
含まれるレジスタの１つの内容を示す信号を与え
る。アドレス準備装置７０４−３はこの情報をス
イツチを経て回線ZDO0〜35を介して実行装置７
１４に送る。同様に、セクシヨン７０４−５内に
含まれるレジスタのあるものの内容は、回線
ZEB00〜35を介して実行装置７１４に転送する
ことができる。最後に、これ等レジスタの選択さ
れたものの内容はセクシヨン７０４−５から回線
ZAQ00−35を介して乗除算装置７２８に送るこ
とができる。アドレス準備装置７０４−３はこれに含まれる
各種レジスタの内容からアドレスを生成し、回線
ASFA00〜35により他の装置に分配するためその
結果得た論理的有効アドレスおよび（又は絶対ア
ドレス）を与える。アドレス準備装置７０４−３
は、回線ZRESB00〜35を介して実行装置７１４
により１対の演算子について行われた演算結果を
受取る。装置７０４−３は、回線RBASAおよび
RBASB0〜１を介して制御論理装置７０１から
１対の基底ポインタ・レジスタの内容を示す信号
を受取る。乗除算装置７２８からの出力はアドレ
ス準備装置７０４−３に与えられる。最後に、２
次命令レジスタ（RSIR）の内容は回線RSIR00
〜35を介して装置７０４−１３に対する入力とし
て与えられる。データおよびアドレス出力回路７０４−４は、
回線RADO／ZADO00〜35を介してカツシエ装
置７５０に与えられるカツシエ・メモリー・アド
レス信号を生じる。これ等のアドレス信号は、ブ
ロツク７０４−４の諸回路に内蔵されるスイツチ
により選択されるセツトをなす入力回線ZDI00〜
35、ASFA00〜35およびZRESB00〜35の１つに
与えられる信号に対応する。又、ワード・アドレ
ス信号は回線ASFA32〜33を介して与えられる。
これ等の回路については本文において更に詳細に
説明する。制御論理装置７０４−１は、カツシエ装置７５
０内に含まれる各装置を有するインターフエース
を有するデータ経路を提供する。本文において更
に詳細に説明するように、回線ZIB00〜35はカツ
シエ７５０に内蔵される命令バツフアを有するイ
ンターフエースを提供する。回線ZDI00−35はカ
ツシエ７５０から制御論理装置７０４−１に対し
データ信号を転送するのに使用される。他の信号
はカツシエ−CPインターフエース６０４の他の
データ回線および制御回線を介して与えられる。
これ等の回線は第２図に別個に示されたCP
STOP回線を含む。第２図から判るように、制御論理装置７０４−
１は多くのグループの出力信号を与える。これ等
の出力信号は、例えばその内容が回線RBIR18〜
27を介して制御ストア７０４−２に対する入力と
して与えられる基本命令レジスタ（RBIR）の如
きあるレジスタの内容を含んでいる。制御論理装
置７０４−１は回線CCSDO13〜21を介して制御
ストア７０４−２から読出されたある制御信号を
受取る。制御論理装置７０４−１は又、ある命令の処理
の始めに基本命令レジスタと並列にロードされる
２次命令レジスタ（RSIR）を含んでいる。前述
の如く、２次命令レジスタRSIR00〜35の内容は
アドレス準備装置７０４−３に対する入力として
与えられる。更に、２次命令レジスタの内容の一
部は、回線RSIR1〜９および24〜35を介して補
助演算制御装置７２２に対する入力として与えら
れる。本文に説明するように制御ストア７０４−２
は、プログラム命令opコードの初期復号を行い、
従つて各々がそれぞれ可能な命令opコードを有
する多くの記憶場所（1024個所）を有するように
構成されている。前述の如く、回線RBIR18〜27に与えられる信
号は制御ストア７０４−２に対する入力として与
えられる。これ等信号は可能な1024個の記憶場所
の１つを選択する。選択された記憶場所の内容は
第２図に示す如く回線CCSDO13〜31および
CCSDO00−12に与えられる。回線CCSDO00〜12
に与えられた信号は、本文に説明するように実行
制御装置７０１をアドレス指定するのに用いられ
るアドレス信号と対応する。プロセサ７００の残りのセクシヨンについては
以下に簡潔に説明する。実行装置７１４は命令実
行を行うが、この場合同装置７１４は各入力から
選択された演算子について演算および（又は）シ
フト操作を行う。このような操作の結果は選択さ
れた出力側に与えられる。実行装置７１４は、そ
のソースとして制御論理装置７０４−１を有する
回線RDI00〜35に対応するデータ入力バスからデ
ータを受取る。セクシヨン７０４−５に内蔵され
るアキユムレータ・レジスタと商レジスタの内容
は、前述の如く回線ZEB00〜35を介して実行装
置７１４に与えられる。アドレス準備装置７０４
−３から入力バス回線ZDO00〜35に与えられた
信号は、第２図に示す如く回線ZRESA00−35お
よびZRESB00〜35に対する出力信号として実行
装置７１４に内蔵されるスイツチを介して与えら
れる。更に、実行装置７１４は、回線ZRSPA00
〜06を介して与えられる補助演算／制御装置７２
２から１組のスクラツチパツド・アドレス信号を
受取る。更に又、同装置７２２は回線ZRSC00〜
05を介してシフト情報を装置７１４に与える。文字装置７２０は、データ・フイールドの翻訳
および編集の如き操作を必要とする文字タイプ命
令を実行するために使用される。本文に説明する
ように、これ等のタイプの命令は拡張命令セツト
（EIS）命令と呼ばれる。文字装置７２０が実行
するこのような命令は、移動、走査、比較タイプ
の命令を含んでいる。演算子を示す信号は回線
ZRESA00〜35を介して与えられる。１つのワー
ド内の文字位置のタイプおよびビツトの数に関す
る情報は入力回線ZDB00〜07を介して文字装置
７２０に与えられる。あるデータ操作の結果を示す情報は回線
ZOC00〜08を介して装置７２２に与えられる。
このような情報は指数データおよび16進法のデー
タを含む。文字装置７２０は、回線RCHU00〜
35を介して出力演算子データおよび制御情報を装
置７２２と装置７２８に与える。補助演算／制御装置７２２は、浮動小数点演算
に用いられる指数の如き制御情報について演算を
行い、演算子の長さおよびポインタを計算し、カ
ウント情報を生成する。このような操作の結果
は、前述の如く回線ZRSPA00〜06および回線
ZRSC00〜06を介して実行装置７１４に与えられ
る。９ビツト文字、６ビツト文字等の文字、入力
した16進データから変換された10進データ、商の
情報、および符号情報等に対応する情報信号は回
線RAAU00〜08を介してセクシヨン７０４−５
に与えられる。第２図から判るように、装置７２２は多数の入
力を受取る。文字ポインタ情報は回線ASFA33〜
36を介して与えられる。EIS桁移動数情報および
英数字フイールド長さの情報は回線RSIR24〜35
を介して装置７２２に与えられる。特定の命令の
取出しに関する他の信号は回線RSIR01〜09を介
して与えられる。浮動小数点データに対する指数
信号は回線ZOC00〜08を介して装置７２２に与
えられるが、装置７０４−１からの浮動小数点指
数データは回線RDI00〜08を介して与えられる。
ある命令（例えば２進シフト命令）に対するシフ
ト・カウント情報信号は回線RDI11〜17を介して
前記装置に与えられる。回線RCHU00〜35に与
えられる入力信号に関しては、回線24〜35はEIS
命令フイールドの長さに対応する信号を与え、回
線18−23はアドレス変更信号を装置７２２に与え
る。最後の装置は乗除算装置７２８で、乗除算命令
の高速実行を行う。この装置は構造上は公知のも
のと考えてよく、本発明と同じ譲受人に譲渡され
た米国特許第4041292号に記載された乗算装置形
態をとつて良い。第２図から判るように装置７２
８は回線RCHU00−35を介して乗数、被除数お
よび除数入力信号を受取る。レジスタ・セクシヨ
ン７０４−５からの被乗数入力信号は回線
ZAQ00〜35を介して与えられる。装置７２８に
より行われる計算の結果は回線ZMD00〜35に対
する出力信号として与えられる。前述の如く、カツシエ装置７５０はデータ・イ
ンターフエース回線６００を介してデータおよび
制御信号をSIU１００に転送しかつこれを受取
る。カツシエ装置７５０は、インターフエース６
０４の諸回線を介してデータおよび制御信号をプ
ロセサ７００に転送しかつこれを受取る。最後
に、カツシエ装置７５０は、回線RADO／
ZADO00〜35および回線ASFA32〜33を介して回
路７０４−４からアドレスおよびデータ信号を受
取る。プロセサ７００の詳細説明第２図に示されるプロセサ７００を含む各セク
シヨンについては、以下に第３ａ図乃至第３ｉ図
に関して更に詳細に説明する。第３ａ図と第３ｂ図においては、プロセサは２
つの制御ストア、即ち(1)制御装置７０４の一部を
構成する制御装置の制御ストア（CCS）７０４−
２００と、(2)実行制御装置７０１に内蔵される実
行制御ストア（ECS）７０１−３とを含んでいる
ことが判る。本発明の望ましい実施態様のカツシエ指向プロ
セサ７００は３段のパイプラインを含む。このこ
とは、プロセサ７００は、ある与えられたプログ
ラム命令の処理を完了するのに少くとも３処理サ
イクルを必要とし、各サイクルの始めに新らしい
命令を発することができることを意味する。従つ
て、いかなる瞬間においても多数のプログラム命
令が処理段階のいずれかにある。プロセサ７００の望ましい実施態様において
は、下記の段階が含まれている。即ち、命令の解
釈、opコード復号、およびアドレス準備が生る
命令サイクル(I)と、カツシエ装置７５０に対する
アクセスが行われ高性能の操作を確保するカツシ
エ・サイクル(C)と、マイクロプログラム制御下で
命令実行が行われる実行サイクル(E)である。制御に関しては、Ｉサイクルにおいては、回線
RBIR18〜27を介して与えられる命令のopコード
を用いて制御ストア７０４−２内のある場所をア
クセスする。Ｃサイクルにおいては、制御ストア
７０４−２からアクセスされた内容は回線CCS
DO00〜12に与えられ、更に実行制御ストア７０
１−２の記憶場所の１つをアクセスするのに使用
される。Ｃサイクルの間、命令の実行に用いられ
たマイクロプログラムのマイクロ命令は実行制御
ストア７０１−２から144ビツトの出力レジスタ
７０１−４に読込まれる。MEMDO00〜143で示
される信号はプロセサ７００の種々の機能装置に
配分される。Ｅサイクルの間、プロセサはマイク
ロ命令により指定された操作を実行する。特に第２図において、制御ストア７０４−２は
回線RBIR18−27に与えられたopコード信号によ
つてアドレス指定される制御装置ストア（CCS）
７０４−２００を含む。前述の如く、CCS７０４
−２００は、Ｉサイクル操作の間その内容が出力
レジスタ７０４−２０２に読込まれる1024個の記
憶場所を有する。第６ａ図は、制御ストア７０４
−２００に記憶されるワードの様式を示してい
る。第６ａ図においては、制御装置制御ストアの各
ワードは５つのフイールドを有する。第１のフイ
ールドは13ビツトのフイールドで、回線RBIR18
〜27に与えられるopコードを有する命令のため
のESC開始アドレス場所を含む。次のフイールド
は３ビツトのフイールド（CCSφ）で、ある操作
の制御を行う。このフイールドのビツト解釈はそ
の宛先、およびこれが特定の回路により復号され
るかマイクロプログラム制御下で復号されるかに
依存する。次のフイールドは４ビツトのフイール
ドで、あるレジスタ制御操作を行う。次のフイールドは６ビツトのシーケンス制御フ
イールドで、カツシエ操作のタイプと共にハード
ウエア論理回路の制御下で行われるべき一連の操
作を指定するよう符号化されている。本例ではこ
のフイールドは７５８に符号化されている。最後
のフイールドは６ビツトのインジケータ・フイー
ルドで、本発明の理解に関係のないものである。第３ａ図から判るように、制御装置制御ストア
のCCSAフイールドと対応する信号は経路７０４
−２０４を介して実行開始回路７０１−７に対す
る入力として与えられる。CCSRフイールドに対
応する信号は経路７０４−２０６を介して実行装
置７１４に対する入力として与えられる。更に、
前記信号は別の経路７０４−２０８を介してアド
レス準備装置７０４−３に対する入力として与え
られる。シーケンス制御フイールドを表示する信号は経
路７０４−２１０を介してシーケンス制御論理回
路７０４−１００に対する入力として与えられ
る。本文に説明するように、これ等回路はシーケ
ンス制御フイールドを復号し、カツシエ装置７５
０を条件付けして指定された操作を実施するため
の信号を生成する。前に述べたように、実行アドレス生成回路７０
１−１は制御ストア７０４−２からフイールド
CCSAと対応する入力アドレスを受取る。第３ｂ
図から判るように、これ等回路は、その出力が４
位置スイツチ７０１−１２ZECSAの１位置に接
続される入力アドレス・レジスタ７０１−１０を
含む。このスイツチの出力は制御ストア７０１−
２に対するアドレス・ソースとして作用する。ス
イツチ７０１−１２の第１の位置はMICAレジス
タ７０１−１４からアドレスを受取るように接続
される。レジスタ７０１−１４の内容は各サイク
ルの終りに更新され、その内容がそのサイクル中
に読出された場所に続いてECS制御ストア内の場
所を指示する。第２の位置は、ZCSBRA分岐アドレス・セレ
クタ・スイツチ７０１−１８から生じたアドレス
を選択する。第３の位置は、REXAレジスタ７
０１−１０にロードされるCCS制御ストアにより
与えられる各マイクロプログラムにおいて第１の
マイクロ命令のアドレスを選択する。CCS出力が
マイクロプログラムの終りで得られない時、予め
決められたアドレス（８進アドレス14）は自動的
に選択される。分岐スイツチ７０１−１８の第１の位置はスト
ア７０１−２からレジスタ７０１−４に読出され
更に戻り制御レジスタ７０１−２０に送られる分
岐アドレスと対応する信号を受取る。スイツチ７
０１−１８の第２と第３と第４の位置はRSCRレ
ジスタ７０１−２０、MICレジスタ７０１−１
５からの信号および多数のベクトル分岐レジスタ
７０１−３６の内容を受取る。MICレジスタ７
０１−１５は、実行中のマイクロ命令ワードに続
くマイクロ命令ワードを指示するアドレスを記憶
する。このアドレスは増分回路７０１−１２によ
り１つだけ増分されるスイツチ７０１−１２から
のアドレスと対応する。ベクトル分岐レジスタは、４ビツトのベクトル
分岐レジスタ０（RVB0）と、２ビツトのベクト
ル分岐レジスタ１（RVB1）と、２ビツトのベク
トル分岐レジスタ２（RVB2）を含む。これ等の
レジスタは、多くのグループの入力マルチプレク
サ・セレクタ回路７０１−３２および７０１−３
４に対する入力として与えられる多数の異なるイ
ンジケータ・フリツプフロツプとレジスタに記憶
される信号から得るアドレス値を１つの操作サイ
クル中にロードされる。回路７０１−３２および
７０１−３４の出力は２位置のセレクタ回路７０
１−３０に対する入力として与えられる。これ等
の回路は更にレジスタ７０１−３６に記憶される
出力信号ZABR0、ZVBR1およびZVBR2を生成
する。スイツチ７０１−３６は、各種のハードウエ
ア・インジケータ信号、INDGRPフイールドを
介して選択される状態フリツプフロツプ信号の検
査に基くアドレスを与える。分岐の判断は、マイ
クロ命令ワードのINDMSKUおよびINDMSKL
フイールドを用いてセツトされた選択されたイン
ジケータをマスキング（ANDING）することに
より決定される。もしベクトル分岐が選択される
ならば、INDMSKUが４零ビツトとして取扱わ
れる。８ビツトの「OR」は、TYPGおよびGO
マイクロ命令フイールドにより規定される状態に
対して比較される。このハードウエア信号は多数
のデータ・セレクタ回路７０１−２８（その内の
１つのみを図示）を介して与えられ、前記回路の
出力は更に別の５位置のマルチプレクサ・セレク
タ回路７０１−２６に対する入力として与えられ
る。マルチプレクサ回路７０１−２６の出力は、
インジケータ信号をマスク信号で「AND」して
その結果信号MSKCBR0−７を生じる比較回路
を与える。信号MSKCBR0−７は別の比較回路に与えら
れ、前記回路はこれを条件分岐検査信号
TYPGGOで「AND」として分岐決定フリツプ
フロツプ７０１−２２をセツト又はリセツトし、
このフリツプフロツプはその状態が分岐が生じる
かどうかを示す信号RBDGOを生じる。出力信号
RBDGOは、スイツチ７０１−１２の最初の２つ
の位置に対する制御入力として与えられる。分岐
検査条件が満されない（即ち、信号RBDGO＝
０）時、MICAレジスタ７０１−１４から増分さ
れたアドレスが選択される。ある場合には、これ迄で判つたように、その形
成に続くサイクルにおけるインジケータの状態を
テストすることはできない。このため、グループ
のインジケータのレジスタ記憶のために履歴レジ
スタHR0〜HR7（図示せず）が設けられる。この
ような記憶されたインジケータの状態が選択さ
れ、他のインジケータ（即ち、マスク・フイール
ド）と同様にテストされる。更に、装置７０１−１は多数のインジケータ回
路を含み、これ等の内のあるものはあるタイプの
命令により処理中のストリングが尽きた時、プロ
セサ７００のある部分の操作を制御するのに使用
される。これ等のインジケータ回路はブロツク７
０１−４２に含まれ、第６ａ図のマイクロ命令ワ
ード内のフイールド（即ち、IND6フイールド）
の制御下でセツト又はリセツトされる。ECS出力
レジスタ７０１−４から読出されたこのフイール
ドのビツトは、デコーダ７０１−４０による復号
操作のためRMIレジスタ７０１−３８に与えら
れる。種々のプロセサ装置（例えば、７１４，７
２０，７２２等）から受取られた状況インジケー
タ信号の状態に基いて、補助フリツプフロツプの
適当なものが２進数１の状態に切換えられる。こ
れ等のフリツプフロツプの出力は、４位置スイツ
チ７０１−４４の異なる位置を介してテストのた
めスイツチ７０１−２６のGP3位置に与えられ
る。同じ出力が記憶のためZD0スイツチ７０４−
３４０を介してZIRスイツチ７０１−４３の第２
の位置に与えられる。ZIRスイツチ７０１−４３
は又インジケータ・レジスタ（IR）７０１−４
１からインジケータ信号を受取る。このレジスタ
は、ある命令に応答してRDI回線18−30および32
を介してロードされる。例えばインジケータ状況信号は装置７２０の異
なる加算回路（AL、AXP）の出力を含んでい
る。これ等の信号は、FE11、FE12、FE13、
FE1E、FE2E、FE2およびFE3と表示される多く
の終了フラツグ・フリツプフロツプの各々をセツ
トする。FE1EおよびFE2Eフリツプフロツプは
どの命令のどんなFPOAサイクルの間でもセツト
される。これ等のフリツプフロツプは更に、装置
７２０のAL又はAXP加算回路からの出力がある
時FE11、FE12、FE13フリツプフロツプをセツ
トさせる。これ等インジケータのセツテイングお
よびリセツテイングについては、作用の説明に関
して更に詳細に以下に説明する。しかし、本文中
の事例に関する終了フラツグ・フリツプフロツプ
は下記の論理式に従つてセツトおよびリセツトさ
れる。セツト：FE1E＝FPOA＋IND6FLDフイール
ドリセツト：FE1E＝IND6FLDフイールドセツト：FE2E＝FPOA＋IND6FLDフイール
ドリセツト：FE2E＝IND6FLDフイードセツト：FE11＝IND6FLDフイールド・FE1E
（ALES＋AXPES＋DESC1・AP0−４＝０）＋
IND6FLDフイールド・FE1E・DESC1・（AP0−
５＝０＋APZN＋ALZN）＋IND6FLDフイール
ドリセツト：FE11＝FPOA＋IND6FLDフイール
ドセツト：FE12＝IND6FLDフイールド・
FE1E・（ALES＋AXPES＋FE13）・リセツト：FE12＝FPOA＋IND6FLDフイール
ドセツト：FE13＝IND6FLDフイールド・
FE1E・ALES＋IND6FLDフイールドリセツト：FE13＝FPOA＋IND6FLDフイール
ドセツト：FE2＝IND6FLDフイールド・
FE2E・ALES＋IND6FLDフイールド・FE2E・
DESC2・（AP0−４＝０＋AP0−５＝０＋APZN
＋ALZN）＋（IND6FLDフイールド）FE2E・
DESC2＋IND6FLD・リセツト：FE2＝FPOA＋IND6FLDフイール
ドセツト：FE3＝IND6FLDフイールド・
DESC3・（AP0−４＝０＋AP0−５＝０＋APZN
＋ALZN）＋IND6FLDフイールド・DESC3＋
IND6FLD・リセツト：FE3＝FPOA＋IND6FLDフイール
ド但し、IND6FLDは特定のコードを表示する。
即ち、 ALES＝AL＝０又は−； AXPES＝AXP＝０又は−； APZN＝AP0−７０；および ALZN＝AL0−110. 通常ZCSBRAスイツチ７０１−１８は、分岐
判断フリツプフロツプRBDが前のサイクルにお
いて２進数１にセツトされた時使用可能の状態に
なる。第１の位置は、RSCRレジスタ７０１−２
０を介して与えられる現行のマイクロ命令から13
ビツトの分岐アドレスを選択する。この分岐アド
レスは、ECS制御ストアの各場所のどれでも直接
アドレス指定を可能にする。第２の位置は、
MICレジスタ７０１−１５を介して与えられる
現行のマイクロ命令からの６つの下位のアドレ
ス・ビツトと、RSCRレジスタ７０１−２０を介
して与えられる現行のマイクロ命令からの分岐ア
ドレスの７つの上位ビツトの連結を選択する。こ
のためMICレジスタ７０１−１５の内容により
規定される64ワードのページ（現行の場所＋１）
内での分岐を許容する。第３の位置は、RVBOベクトル分岐レジスタ
からの４つの下位ビツトと、RCSRレジスタに記
憶された現行のマイクロ命令の分岐フイールドか
らの６ビツトと、MICレジスタに記憶されたア
ドレスの３つの上位ビツトの連結を選択する。こ
のため16の分岐方法が可能となる。第４の位置
は、ベクトル分岐レジスタRVBOからの４ビツ
トと、現行のマイクロ命令の分岐アドレス・フイ
ールドの４つの最上位ビツトと、MICレジスタ
に記憶される現行アドレスの３つの上位ビツトと
の２つの下位の零の連結を選択する。このため、
各隣接対の宛先アドレス間の３つの制御記憶場所
による16通りの分岐が可能となる。第５の位置は、ベクトル分岐レジスタRVB1か
らの２つのビツトと、現行のマイクロ命令の分岐
アドレスの６ビツトと、MICレジスタからの上
位の３ビツトとの２つの下位の零の連結を選択す
る。このため、各隣接対の宛先アドレス間の３つ
の制御記憶場所による４つの可能な宛先での分岐
が可能となる。第６の位置は、ベクトル分岐レジスタRVB2か
らの２ビツトと、現行のマイクロ命令の分岐アド
レスの６ビツトと、MICレジスタからの上位の
３ビツトとの２つの下位の零の連結を選択する。
これにより、各隣接対の宛先アドレス間で３つの
制御記憶場所による４通りの分岐が可能となる。スイツチ７０１−１２の出力は、第６ｂ図に示
される様式を有するマイクロ命令ワードからの読
出しを惹起する制御ストア７０１−２内の特定の
場所をアドレス指定する。同図においては、この
マイクロ命令ワードは、プロセサ７００内で各種
の機能装置を制御するのに使用される多くの異な
るフイールドを含むように符号化されることが判
る。本例に関連するこれ等のフイールドのみにつ
いて本文中に説明する。ビツト０−１将来の使用のために予約される。ビツト２ EUFMT EUがどの様式で操作するか
を規定。EUFMT−０は第１のマイクロ命令様
式を指定し、EUFMT＝１は別のマイクロ命令
様式を指定する。ビツト３−５ TRL TR下位書込み制御 EUの一時記憶レジスタTR0〜TR3の制御書
込み。 OXX 変化なし 100 書込みTR0 101 書込みTR1 110 書込みTR2 111 書込みTR3 ビツト６−８ TRH TR上位書込み制御 EUの一時記憶レジスタTR4〜７の制御書込
み OXX 変化なし 100 書込みTR4 101 書込みTR5 110 書込みTR6 111 書込みTR7 ビツト９−12 ZOPA ZOPAスイツチ制御 ZOPAスイツチの出力選択（０） 0000 TR0 (1) 0001 TR1 (2) 0010 TR2 (3) 0011 TR3 (4) 0100 TR4 (5) 0101 TR5 (6) 0110 TR6 (7) 0111 TR7 （８−11） 10XX RDI (12) 1100 ZEB （13） 1101 ZEB （14） 1110 ZEB （15） 1111 ０（使用禁止）ビツト13−16 ZOPB ZOPBスイツチ制御 ZOPBスイツチの出力選択ビツト17−18 ZRESA ZRESAスイツチ制御 ZRESAスイツチの出力選択 00 ALU 01 シフター 10 スクラツチパツド／RDIスイツチ 11 ZDO ビツト19−20 ZRESB ZRESBスイツチ制御 ZRESBスイツチの出力選択 00 ALU 01 シフター 10 スクラツチパツド／RDIスイツチ 11 ZDO ビツト21 USPB スクラツチパツド・バツフ
ア・ストローブ制御 RSPBのZRESBデータによるストローブ０ストローブせず１ RSPBストローブビツト22 RSP スクラツチパツド書込み制御０読出しスクラツチパツド１書込みスクラツチパツドビツト23 ZSPDI スクラツチパツド／RDIスイ
ツチ制御スクラツチパツド／RDIスイツチの出力選択０スクラツチパツド出力１ RDI ビツト24−25 ZSHFOP シフター演算子スイ
ツチ制御シフターに対する左方演算子の選択 00 ZOPA出力 01 EIS出力 10 ０ 11 シフターに対する右方演算子のビツト０に
従つて０又は−１の選択ビツト24−27 ALU ALU機能制御 ALUに対する２つの入力（ＡおよびＢ）に
与えられた操作の選択ビツト24−29 Ｎ／Ａビツト26−31 RFU 将来の使用のために予約ビツト30−31 ZALU ALUスイツチ制御 ZALUスイツチの出力選択ビツト32−33 NXTD 次の記述子制御 RBASBおよびRDESCレジスタのストロー
ブ 00 RBASB←00 RDESC←00 01 RBASB←01 RDESC←01 10 RBASB←Alt RDESC←10 11 ストローブなし（省略）ビツト32−35 CCM CONTFフイールドにより
照合される制御定数フイールドビツト34−35 IBPIPE IBUF／パイプライン制
御 IBUF又はパイプライン操作の読出しの選択 00 操作なし 01 IBUF／ZDI読出し（Alt） 10 タイプ１リスタートリリ 11 ース又はタイプ４リスタート待機ビツト36−37 FMTD 各種CUレジスタのローデイングの選択およ
び小規模CU制御のためのMEMARDフイール
ドに与えられる解釈の表示。 00 操作なし 01 RADO←ASFA 10 RADO←ZRESB 11 RADO←ASFA ビツト38−40 MEMADR カツシエ制御カツシエ操作の選択。この制御に対する完全
解釈はFMTD制御の一関数 FMTD 制御 000 操作なし 001 単一読出し 010 ロードQuad 011 先読み 100 単一書込み 101 ２倍書込み 110 単一読出し翻訳（FMTDに対し＝11の
み） 111 単一書込みワード（FMTDに対し＝11の
み）ビツト41 ZONE ゾーン制御小規模CU制御に対するゾーン該当有無の表
示０ゾーンなし１ゾーンありビツト42−44 TYPA タイプＡフラツグ使用中のタイプＡのオーバーレイされたフイ
ールドの表示。 000 タイプＡ＝０フイールド〓 100 タイプＡ＝４フイールドビツト44−46 PIPE パイプライン制御開始されるべきリスタートのタイプの選択 000 操作なし 001 タイプ１リスタートおよびリリース 010 タイプ２リスタート 001 タイプ３リスタート 100 タイプ４リスタート 101 タイプ５リリース 110 タイプ６リスタートビツト44−47 AUXREG 補助レジスタ書込み
制御 AUXIN制御フイールドにより選択されるデ
ータによりストローブされる補助レジスタ又は
その組合せの選択（０） 0000 ストローブなし (1) 0001 RRDXA (2) 0010 R29 (3) 0011 R29、RRDXA、FRL、RID (4) 0100 RRDXB (5) 0101 RTYP (6) 0110 RBASA (7) 0111 RBASA、RTYP (8) 1000 RBASB (9) 1001 RDESC (10) RBASA、R29、RRDXA ビツト45−46 TYPB タイプＢフラツプ使用中のタイプＢオーバーレイされたフイー
ルドの表示。 00 タイプＢ＝０フイールド〓 11 タイプＢ＝３フイールドビツト47 RSC RSCストローブ制御 RSCレジスタのストローブ（シフト・カウ
ント）ビツト47 RSPA RSPAストローブ制御 RSPAレジスタのストローブビツト47−48 Ｎ／Ａビツト47 RAAU RAAUストローブ制御 RAAUレジスタのストローブビツト48−49 ZLX ZLXスイツチ制御 ZLXスイツチの出力選択ビツト48−49 ZSPA ZSPAスイツチ制御 ZSPAスイツチの出力選択ビツト48−50 AUXIN 補助レジスタ入力制御補助レジスタへストローブされるデータの選
択ビツト49 ZADSP ZADPSスイツチ制御 ZADSPスイツチの出力選択ビツト50−52 ZSC ZSCスイツチ制御 ZSCスイツチの出力選択ビツト50−52 ZRSPA ZRSPAスイツチ制御 ZRSPAスイツチの出力選択ビツト50−52 ZAAU ZAAUスイツチ制御ビツト51 RSIR RSIRレジスタ・ストローブ AUXINフイールドの一機能としてのRSIR
レジスタのストローブビツト53 RDW R1DW、R2DWレジスタ・ス
トローブ RDESCレジスタの一機能としてのR1DW又
はR2DWレジスタのストローブビツト53−54 ZLNA ZLNAスイツチ制御ビツト54−57 CONTF 各種フリツプフロツプ
制御制御定数フイールド（CCM）によりセツト
又はリセツトされる４グループの制御フリツプ
フロツプの１つの選択、これ等のフリツプフロ
ツプにはブロツク７０４−１０４および７０４
−１１０のフリツプフロツプが含まれるビツト55−56 ZLNB ZLNBスイツチ制御 ZLNBスイツチの出力選択ビツト55−56 ZSPA(2)タイプＡ＝(2) ZSPAス
イツチ、RSPAレジスタ制御 ZSPAスイツチ出力の選択およびRSPAレジ
スタのストローブビツト57−58 ZPCスイツチ制御 ZPCスイツチの出力の選択ビツト59−62 ZXP ZXPスイツチ、RXPレジス
タ・バンク制御 ZXPスイツチ出力およびこれが書込まれる
RXPレジスタの選択ビツト59−63 ZLN(1) ZLNスイツチ、RLNレ
ジスタ・バンク制御（タイプＡ＝１） ZLNスイツチ出力およびこれが書込まれる
RLNレジスタの選択ビツト59−60 ZPA ZPAスイツチ制御 ZPAスイツチの出力選択 00＝RP0 〓 11＝RP3 ビツト61−62 ZPB ZPBスイツチ制御 ZPBスイツチ出力の選択 00＝RP0 〓 11＝RP3 ビツト63−64 ZXPL ZXPLスイツチ制御（タイプＡ＝０） ZXPLスイツチの出力選択 00＝RXPA 〓 11＝RXPD ビツト63 ZLN(2) ZLNスイツチ、RLNレジス
タ・バンク制御（タイプＡ＝２） ZLNスイツチ出力およびこれが書込まれる
RLNレジスタの選択ビツト63−66 RDIN RDIイン制御 RDIレジスタにストローブされるデータおよ
び命令ワードの変更制御フイールド（MF₁−
MF₃、TAG）の１つの選択 RDIストローブは又MISCREGフイールドに
より制御できる。ビツト64 ZXPL(1) ZXPLスイツチ制御（タイプＡ＝１） ZXPLスイツチの出力選択ビツト64−68 ZRPAC ZRPAスイツチ、ZRPC
スイツチ、RP0−３（タイプＡ＝２）レジスタ・バンク制御 ZRPCおよびZRPAスイツチ出力およびZRPA
出力が書込まれるRP0−３レジスタの選択ビツト65−66 ZXPR ZXPRスイツチ制御（タイプＡ＝０） ZXPRスイツチの出力選択ビツト65−66 ZXP(1) ZXPスイツチ、RXDレ
ジスタ・バンク制御（タイプＡ＝１） ZXPスイツチ出力およびこれが書込まれる
RXPレジスタの選択ビツト67−68 ZPD ZPDスイツチ制御（タイプＡ＝０） ZPDスイツチ出力の選択ビツト67 ZRPAC(4) ZRPAスイツチ、ZRPC
スイツチ、RP0−３（タイプＡ＝４）レジスタ・バンク制御 ZRPAスイツチからのCP4の選択、およびPR1
レジスタのストローブビツト67 TYPD タイプＤフラツグタイプＤがオーバーレイされたフイールドを
表示するタイプＤフラツグビツト68 ZRPB(4) ZRPBスイツチ、RP4−７
レジスタ・バンク制御（タイプＡ＝４） ZRPBスイツチからのＤの選択、およびRP4
レジスタのストローブビツト68−71 MEM カツシエ・メモリー制御 SZ制御に関するカツシエ操作の選択（０） 0000 操作なし〓（15） 1111 遠隔書込みビツト68−70 IBUF IBUF読出し制御 IBUFの読出の際IBUFデータの宛先の選択ビツト69−73 AXP ZXPAスイツチ、ZXPBス
イツチ、AXP加算器（タイプＡ＝０） ZAXPスイツチ、REレジスタ制御 ZXPAおよびZXPBスイツチ出力と、これ等
スイツチに与えられるAXP加算器機能と、
ZAXPスイツチ出力の選択。又、REレジスタ
のストローブ。ビツト69−73 ZRPB ZRPBスイツチ、RP4−
７レジスタ・バンク制御（タイプＡ＝１） ZRPBスイツチ出力およびこれが書込まれる
RP4−７レジスタの選択ビツト69−71 ZRPAC−３ ZRPAスイツチ、
ZRPCスイツチ、RP0−３レジスタバンク制御（タイプＡ＝３） ZRPCおよびZRPAスイツチ出力および
ZRPA出力が書込まれるRP0−３レジスタの選
択ビツト72−74 ZRPB(3) ZRPBスイツチ、RP4
−７レジスタ・バンク制御（タイプＡ＝３） ZRPBスイツチ出力およびこれが書込まれる
RP4−７レジスタの選択ビツト72−73 SZ サイズ／ゾーン・カツシエ
制御 MEM制御フイールドに関するカツシエ操作
の制御ビツト74−78 ZRPB（０） ZRPBスイツチ、
RP4−７レジスタ・バツク制御（タイプＡ＝０） ZRPスイツチ出力およびこれが書込まれる
RP4−７レジスタの選択ビツト74−78 AL ZALAスイツチ、ZALBスイ
ツチ、AL加算器制御（タイプＡ＝１） ZALAおよびZALBスイツチ、およびこれ等
に与えられるAL加算器機能ビツト74 TYPE タイプＥフラツグタイプＥがオーバーレイされたフイールドを
表示するタイプＥフラツグビツト75−77 ZXP(3) ZXPスイツチ、RXPレ
ジスタ・バンク制御（タイプＡ＝３） ZXPスイツチ出力およびこれが書込まれる
RXPレジスタの選択ビツト75−78 MISCREG 各種のレジスタ制御各種のレジスタ（例、RBIR、RDI、
RLEN、RSPP）における各種操作の選択ビツト75−78 ZDO ZDOスイツチ制御 ZDOスイツチの出力選択ビツト78 ZIZN ZIZNスイツチ制御 ZIZNスイツチの出力選択ビツト79−83 AP ZAPAスイツチ、ZAPBスイ
ツチ、AP加算器の制御 ZAPAおよびZAPBスイツチ出力およびこれ
等に与えられるAP加算器機能の選択ビツト79−81 ZLN(3) ZINスイツチ、RLNレ
ジスタ・バンク制御（タイプＡ＝３） ZLNスイツチ出力、およびこれが書込まれ
るRLNレジスタの選択ビツト79−83 ZIN(4) ZLNスイツチ、RLNレ
ジスタ・バンク制御（タイプＡ＝４） ZIN出力およびこれが書込まれるRLNレジ
スタの選択ビツト80−81 RAAU RAAU／REレジスタ・ス
トローブ装置７２２のいくつかのスイツチおよび加算器
の制御によりRAAUおよびREレジスタにストロ
ーブされるデータの選択ビツト82−83 AP(3) ZAPAスイツチ、ZAPB
スイツチ、AP加算器制御（タイプＡ＝３） ZAPAおよびZAPBスイツチ出力およびこれ
等に与えられるAP加算器機能の選択ビツト84 ZRSC ZRSCスイツチ制御（タイプＡ＝０） ZRSCスイツチの出力選択ビツト85−86 Ｎ／Ａビツト86 RLEN RLENストローブ制御（タイプＡ＝３） RLENストローブは又ハードウエア又は
MISCREGフイールドにより制御されるビツト87 FMT 様式フラツグ様式のタイプの選択ビツト88−89 TYPE オーバーレイされるフイールドのタイプの表
示 00＝スクラツチパツド・アドレス 01＝文字装置制御 10＝乗除算制御 11＝Ｎ／Ａビツト90 RFU 将来の使用のために予約ビツト90−93 CHROP 文字装置opコード文字装置により行われる主な操作および
CHSUBOPフイールドに与えられる解釈の選
択（０） 0000 操作なし (1) 0001 ロード・データ (2) 0010 MOP実行 (3) 0011 単一比較 (4) 0100 ２倍比較 (5) 0101 ロード・レジスタ (6) 0110 CN更新 (7) 0111 規定されず (8) 1000 RCH操作Ａのセツト (9) 1001 RTF1のセツト (10) 1010 セツトRTE2 (11) 1011 セツトRTF3 (12) 1100 セツトRCN4 （13） 1101 セツトRCN2 （14） 1110 編集フラツグのセツト（15） 1111 CH装置クリアビツト90 RCH RCHレジスタストローブ OP1 RCHレジスタのストローブビツト90 RFU 将来の使用のために予約ビツト91−97 SPA スクラツチパツド・アド
レス EUスクラツチパツドのアドレス指定に用い
られるアドレスの保持ビツト91−93 Ｎ／Ａビツト94−97 CHSUBOP 文字装置サブopコ
ード文字装置の詳細な機能の選択さもなければこ
の装置は定数を含む。このフイールドの解釈は
下に示す如くCHROP制御の一機能である CHROP＝0000操作なし CHSUBOP_0-3 XXXX 解釈なし CHROP＝0001ロード・データ操作 CHSUBOP_0-1（サブ操作） 00 CN1andTF1によるOP1ロード 01 CN1andTF1によるOP1予約状態のロー
ド 10 CN2とTF2と検査文字によるOP2ロード 11 符号のロード CHSUBOP_2-3（充填制御） 1X ZCUにロードされた充填文字 X1 ZCVにロードされた充填文字 CHROP＝0010MOP実行操作 CHSUBOP_0-1（サブ操作） 00 CN2によるMOPセツト 01 MOP実行 10 規定されず 11 規定されず CHSUBOP_2-3 XX 解釈なし CHROP＝0101ロード・レジスタ操作 CHSUBOP_0-1（RCH出力の選択） CHSUBOP_2-3（ZOCスイツチの出力選択） CHROP＝1011RTF3セツト操作 CHSUBOP_0-1（00について検査されるべきデ
ータの選択、９ビツト文字を表示 CHSUBOP_2-3（定数フイールド） CHROP＝1110編集フラツグセツト操作 CHSUBOP_0-3（定数はセツトされるべきフラ
ツグを選択） 1XXX ESセツト（終了抑制） X1XX SNセツト（符号） XX1X Ｚセツト（零） XXX1 BZセツト（零の時ブランク）ビツト94−94 RFU 将来の使用のため予約ビツト97−97 Ｎ／Ａビツト98 TYPG タイプＧフラツグオーバーレイされたフイールドのタイプの表
示０＝BRADRUフイールド１＝IND6フイールドビツト99 GO 条件付き分岐検査の状態ビツト99−106 BRADRU 上位アドレスの分
岐ビツト99−106 IND6FLD インジケータ制御インジケータの選択ビツト99−106 ビツト99＝０はインジケータ変
更命令を指定するビツト99＝１はセツト／リセツト・インジケ
ータ命令を指定する（Ｘビツト０又は１により
それぞれ表示されたセツト又はリセツト）ビツト100−104 105＝１ 106＝１ 0000 〓 1100X 終了１終了２ 1101X 終了３Ｎ／Ａ 1110X 終了１終了２有効有効ビツト107−112 BRADRL 下位アドレス分岐分岐のために使用されるECSアドレスの下位
部分の保持ビツト113 EXIT 出口スイツチ制御の選択出口選択はマイクロプログラムの終りを表示ビツト114−116 ZCSBRA ZCSBRAスイツチ
制御制御ストア分岐アドレス・スイツチにおいて
選択される位置の規定ビツト117−118 Ｎ／Ａビツト119−123 INDGRP 条件付き分岐イン
ジケータ・グループ制御最初の２ビツト（119〜120）は「グループ」
のマイクロプログラム・インジケータの選択、
最後の３ビツト（121〜123）は各「グループ」
内のインジケータの「セツト」を選択する。ビツト124 TYPH タイプＨフイールド０＝INDMSKU １＝VCTRフイールドビツト125−128 INDMSKU 条件付き分岐イ
ンジケータの上位マスクタイプＨ＝０フイールドにおけるインジケー
タ・マスクの上位４ビツトの保持ビツト125−129 VCTR ベクトル選択 RVB0、RVB1およびRVB2にそれぞれスト
ローブされる分岐ベクトルの選択、最上位ビツ
ト（125）は２つのグループ１又は２、２又は
４、および４又は５のどれがそれぞれレジスタ
RVB0、RVB1、およびRVB2にストローブさ
れるかを決定する。残る３ビツトは各グループ
内のベクトルを選択する。ビツト129−132 INDMSKL 条件付き分岐イ
ンジケータ下位マスクインジケータ・マスクの下位ビツトの保持ビツト133−135 Ｎ／Ａビツト136−139 CNSTU 上位定数定数フイールドの上位の４ビツトの保持ビツト140−143 CNSTL 下位定数定数フイールドの下位の４ビツトの保持制御論理装置７０４−１本装置は、前述の如く、その出力がブロツク７
０４−１０２の複数のＩサイクル制御状態フリツ
プフロツプに送られるシーケンス複号論理回路７
０４−１００を含んでいる。これ等フリツプフロ
ツプは、回路７０４−１００からの信号と共にレ
ジスタ７０１−４からのマイクロ命令信号（第６
ｂ図のMEMアドレス・フイールドMEMADRと
対応するDEMRO38〜40）に応答して、プログラ
ム命令の実行に必要な種々のＩサイクル制御状態
を生成する。ブロツク７０４−１０２は又プロセ
サ７００に配分されるレジスタ保留信号
〔HOLDE00〕を生成するゲート回路を含んでい
る。第３ｃ図から判るように、Ｉサイクルに制御状
態フリツプフロツプは、カツシエ装置７５０から
の回線CPSTOP00を含む制御回線を介して制御
入力信号を受取る。本文に説明するように、
CPSTOP00回線の状態は、この回線が２進数零
に強制される時Ｉサイクル制御状態フリツプフロ
ツプと他の記憶レジスタに対する保留即ち可能信
号も又零に強制される如くプロセサの操作が継続
するかを決定する。信号〔HOLDI00および
〔HOLDE00と対応する保留信号はプロセサ７０
０の状態を保留即ち凍結するよう作用する。制御
ストア・アドレスの増分が生じ得ないため、ECS
制御ストアは同じマイクロ命令ワードを読出す。
信号〔HOLDIおよび〔HOLDEは下記の論理式
に従つてセツトされる。即ち、〔HOLDI＝
CACHE HOLD＋TERMB（DREQ−IF−DIR）
＋HOLD REL。この場合、信号CACHE
HOLDの状態は信号CPSTOPの状態と対応し、
信号TERMB（DREQ−IF−DIR）の状態はカツ
シエ指令がＩ取出し即ち直接操作を指定する制御
状態FPOAにおいて２進数１であり、信号
HOLDRELはマイクロプログラム解放信号の生
成により２進数零に切換られる迄２進数１であ
り、〔HOLDE＝〔HOLDIとなる。本発明の教示するところによれば、本発明の望
ましい実施態様のレパートリからなる各命令は下
記の如く有効な命令サイクル処理を可能にする多
数の制御シーケンス・コード（CCSS）の１つを
割当てられる。これ等の異なるクラスの有効命令
サイクルは、付表Ａに記載される命令の全レパー
トリの実行のために必要な種類の性質を可能にす
るため確保される。各命令に対して選択されたハ
ードウエア・シーケンスは、有効なパイプライン
操作に必要とされる特定の種類の性能を与えるよ
う選択される。この命令は、付表Ａに含まれる命令指標にリス
トされる簡略記憶記号により示される。多くの命
令については、Honeywell Informetion
Systems、Inc.による文献「Series60
（Level66）／6000MACRO Assembler
Program（GMAP）」（1977年版、注文＃DD08B、
Rev.0）に記載されている。【表】【表】【表】異なる割当て可能ハードワイアドシーケンスは
下記の如く作用する。ハードワイアド・シーケンス LD−SGL SEQ このハードワイアド・シーケンスは、FPOAサ
イクルの間制御装置に有効アドレスを生成させ、
カツシエ装置に単一読出し操作サイクルを実行さ
せる。間接アドレス指定が指定されると、アドレ
ス準備マイクロプログラム・ルーチンに制御が移
る。要求データはカツシエ・サイクルの完了時点
にRDIレジスタにロードされ、次いで実行サイク
ルの間使用できるようになる。 LD−SGL−DEL SEQ この2Tハードワイアド・シーケンスは、
FPOAサイクルの後1T遅延状態に入る点を除い
て、LD−SGLシーケンスと同じである（FPOA
→FDEL→FPOA・NEXT）。 LD−SGL−ESC SEQ 現在のFPOAサイクルが完了した（拡張状態に
入つた）後パイプラインが停止されることを除い
てLD−SGLシーケンスと同じ。 LD−HWU SEQ RDIレジスタのビツト00〜17がカツシエ装置か
らロードされる点を除いてLD−SGLシーケンス
と同じ。メモリー・ビツト00〜17および零が
RDI_18〜35にロードされる。 LD−HWU−DEL 状態FPOAの後1T遅延状態に入ることを除け
ば、この2Tハードワイアド・シーケンスはLD−
HWUシーケンスと同じ。このシーケンスは、
FPOA→FDEL→FPOA−NEXT. LD−HWU−ESC このシーケンスは、実行中のFPOAサイクルの
完了後にパイプラインが停止されることを除いて
LD−HWUシーケンスと同様である。 LD／STR−SGL−ESC このシーケンスは、正規の読出しチエツクに加
えて書込みチエツクも又実施されることを除けば
LD−SGL−ESCシーケンスと同じ。このシーケ
ンスは「READ−ALTER−REWRITE」タイプ
の操作に使用される。 LD／STR−HWU−ESC このシーケンスは、RDIレジスタのビツト00〜
17がカツシエ装置のビツト00〜17からロードさ
れ、零がRDI_18〜35にロードされることを除いて
LD／STR−SGL−ESCと同じ。 LD−DBL SEQ このシーケンスは、FPOAサイクルの間制御装
置に有効アドレスを生成させ、カツシエ装置に２
倍読出し操作サイクルを実行させる。要求データ
は２つの連続するサイクルにおいてRDIレジスタ
に戻される。 LD−DBL−ESC SEQ このシーケンスは、現在のFPOAサイクルが完
了した後拡張状態に入ることを除いてLD−DBL
シーケンスと同じである。 STR−SGL SEQ この2Tシーケンス（FPOA→FSTR）は制御
装置に有効アドレスを生成させ、カツシエ装置に
単一書込みメモリー操作サイクル（FPOA）を実
行させる。第２のサイクル（FSTR）の間、記憶
されるべきレジスタ（RRDX−Ａレジスタの内
容により選択）は下記の如くRADOレジスタに
送られる。ZX→ZDO→ZRESB→RADO STR−HWU SEQ このシーケンスは、カツシエ装置がある記憶場
所のビツト00〜17においてのみ変更を生じる点を
除いてSTR−SGLシーケンスと同じ。 STR−DBL SEQ この3Tシーケンス（FPOA→FSTR→DBL→
FSTR）は、制御装置に有効アドレスを生成さ
せ、カツシエ装置に２倍書込みメモリー操作サイ
クル（FPOA制御状態）を生成させる。第２と第
３のサイクルの間、偶数および奇数データ・ワー
ド（RRDX−Ａレジスタの内容によつて選択）
がカツシエ装置に送られる。 RD−CLR SEQ このシーケンスは、カツシエ装置が記憶場所を
読出させてクリアさせる点を除いてLD−SGLシ
ーケンスと同じ。 EFF−ADR SEQ このシーケンスは、RDIレジスタのビツト18〜
35が零でロードされるFPOAサイクルにおいて生
成される有効アドレスでRDIレジスタのビツト00
〜17を制御装置にロードさせる。 EFF−ADR−ESC SEQ このシーケンスは、FPOAサイクルの後パイプ
ラインが停止される（拡張状態に入る）点を除い
てEFF−ADRシーケンスと同じ。 TRF SEQ このシーケンスは、制御の移動又は分岐操作の
準備のため命令バツフアに対する命令の２つの４
ワード・ブロツクを制御装置に要求させる
（FPOAおよびFTRF制御状態の間）。 ESC SEQ このシーケンスはFPOAサイクルの後パイプラ
インを停止させる。メモリー・サイクルは開始さ
れず、アドレス準備も行われない。 ESC−LD＆ESC−STR SEQS これ等のシーケンスはESCと同じであり、テス
ト操作の実行に使用される。 ESC−EA SEQ このシーケンスは制御装置に対してFPOAサイ
クル中に発生したアドレスポインタを一時レジス
タにロードさせる。FPOA後パイプラインは停止
される。 DEL−STR−SGL SEQ この3Tシーケンス（FPOA−FDEL−FESC）
は、FPOA状態において制御装置に有効アドレス
を生じさせ、次に第２のFDEL状態にスイツチさ
せる。このため、カツシエ装置が記憶されるデー
タを取出すための余分のサイクルを許容する。
FDELの終りで、カツシエ装置は単一書込みメモ
リー操作サイクルを開始させられハードウエアは
FESC状態に切換わる。書込データはマイクロプ
ログラム制御下でRADOレジスタに送られる。 DEL−STR−DBL SEQ このシーケンスは3Tであることを除いてDEL
−STR−SGLシーケンスと同じ。このシーケン
スはFPOA→FDEL→FESC。２倍書込みメモリ
ー・サイクルは状態FDELにおいて開始される。
データはマイクロプログラム制御下の状態FDEL
に続くサイクルにおけるRADOレジスタに送ら
れる。 EDIT SEQ（EIS）このシーケンスはFPOP3が続くFPOPA−
FPOP1−FPOP2である。編集オペランドの処理
に必要なレジスタ、テーブル等のセツテイング・
アツプに続いてハードウエア制御回路に信号して
状態FPOP3に入るマイクロプログラム制御への
拡張が存在する。残りのEISシーケンスはEDITシーケンスの状
態と同様な状態を有するものと考えることができ
る。 TSXn このシーケンスは、プロセサ７００に有効アド
レスを計算させて命令カウンタを更新させる。第
２のサイクル（FTSX1）の間、更新された命令
カウンタは、指定された指標レジスタへの以降の
転送のためRDIレジスタへロードされる。計算さ
れた有効アドレスはTEAOにロードされ、プロ
セサ７００はこの場所（FRI−INIT）へ制御を
移す。本発明によるＩサイクル処理の間用いられるハ
ードワイアド制御状態およびこのような制御状態
において行われる各操作の簡単な説明は下記の如
くである。【表】【表】理に用いられる制御状態である。
【表】新内容を転送し、指標命令をセツト
するために用いられる。
第３ｃ図から判るように、Ｉサイクル制御状態
と対応する信号は、ブロツク７０４−１０４の複
数の制御フリツプフロツプと、ブロツク７０４−
１０６のデコーダ回路と、ブロツク７０４−１０
８の多数の制御論理回路と、ブロツク７０４−１
１０の複数の制御フラツグ・インジケータ・フリ
ツプフロツプに対し入力として与えられる。又、
ブロツク７０４−１１０の各種のインジケータ・
フリツプフロツプは実行制御装置７０１−４から
回線MEMDO54〜57を介してマイクロ命令入力
信号を受取ることも判る。第３ｄ図から判るように、ハードウエア制御論
理回路７０４−１０８により形成される信号は、
その操作が制御されつゝある諸装置の一関数とし
て３つのグループの１つになる。即ち、このグル
ープとは命令バツフア制御、ハードウエア制御、
およびハードウエア・メモリー制御である。その各場合において、各信号グループは他のソ
ースにより形成される相等信号と共にORされ、
次いで復号される。他のソースは、ECS出力レジ
スタ７０１−４からRCSRレジスタ７０４−１１
２にロードされる第６ａ図のマイクロ命令に対応
する。１つのフイールド（大規模のcu）は１つの様
式のビツト32〜83と対応し、別のフイールド（短
いcu）はビツト32〜41と対応する。これ等のフ
イールドはデコーダ７０４−１１４により表示さ
れたビツトの組に復号され、図示の如くデコーダ
７０４−１１６，７０４−１２４，７０４−１２
６および７０４−１２８内で組合される。これ以
上の復号操作はブロツク７０４−１１８，７０４
−１３５および７０４−１２０の諸回路によつて
行われる。これ等のフイールドの復号の結果はプ
ロセサ７００内に配合されるか、あるいは
RMEMレジスタ７０４−１３０、RSZフリツプ
フロツプ７０４−１３２、FREQDIRフリツプフ
ロツプ７０４−１３６、およびFREQCACフリ
ツプフロツプ７０４−１３４に記憶される。大規模および短いcuフイールド、およびブロ
ツク７０４−１１２のＩサイクル状態回路からの
信号の別の復号はデコーダ７０４−１０６および
７０４−１０７を介して行われる。デコーダ７０
４−１０６は、レジスタの異なるもののローデイ
ング、およびプロセサ７００内の各種マルチプレ
クサ／セレクタ・スイツチを使用可能状態にする
ための制御信号を生成する。デコーダ７０４−１
０７は、１対の基本ポインタＢフリツプフロツプ
７０４−１０４をセツトおよびリセツトするため
の信号を形成するよう作用する。これ等信号の他
の組合せを用いてブロツク７０４−１４０および
７０４−１４２の記述子番号フリツプフロツプを
セツトおよびリセツトする。第３ｃ図から判るように、デコーダ７０４−１
１６はブロツク７０４−１１７のデコーダ回路に
より生成される制御信号〔EXH00を受取る。こ
れ等の回路はRDESCレジスタ７０４−１４０か
らの信号およびブロツク７０１−１の終了フリツ
プフロツプからの信号を受取る。これ等信号の状
態に従つて、諸回路は信号〔EXH000を２進数零
に強制して終了条件の発生と同時にカツシエ・メ
モリー指令の生成を禁止する。信号〔EXH000は
下記の論理式に従つて生成される。即ち
〔EXH000＝DESCO−FE11＋DESC1・FE2＋
DESC2・FE3 フリツプフロツプFNUMは、通常マイクロ命
令ワードのCCS−OPフイールドに応答してセツ
トされる。２進数１にセツトされると、このフリ
ツプフロツプは処理中のデイスクリプタが数字タ
イプであることを示す。ブロツク７０４−１０４の異なるフリツプフロ
ツプについて詳細に説明す。更に詳しく説明すれ
ば、フリツプフロツプFCHARはアドレス生成の
制御にある変更を与える。FCHARフリツプフロ
ツプが文字の変更を指示するロード・タイプの命
令の処理の間２進数１にセツトされると、RDIレ
ジスタの内容はハードウエア制御下では変更され
ない。このため、RDIレジスタはパイプラインの
起動に先立つてマイクロプログラム制御下のデー
タでロードができる。又、もしFCHARフリツプ
フロツプが文字の変更を指示する記憶タイプの命
令の間に２進数１にセツトされるならば、この命
令に対する実行アドレスはハードウエア制御下で
変更されてこのタイプの命令を処理すべきECS制
御ストアにおけるマイクロ命令シーケンスの一義
的なアドレスを指示する。フリツプフロツプFDT−FOURはブロツク７
０４−３０４のアドレス・レジスタ（ZAR_0〜19）
の読出しに対して別の制御を与える。フリツプフ
ロツプFADR−WDはZDOスイツチ７０４−３４
０に対する別の制御を行う。このフリツプフロツ
プが２進数１にセツトされると、ZDOスイツチ
のZAR位置はあるワード・アドレスを選択する
よう強制される。フリツプフロツプFADR−Ｂ
はZDOマルチプレクサ・スイツチに対する別の
制御を行う。２進数１にセツトされると、ZDO
スイツチのZAR位置は１つのバイト・アドレス
を選択するように強制される。フリツプフロツプ
FNUMは、通常マイクロ命令ワードのCOS−OP
フイールドに応答してセツトされる。２進数１に
セツトされると、これは処理中のデイスクリプタ
が数字タイプであることを表示する。フリツプフ
ロツプFIG−LENは、装置７２２のレジスタ
（長さのレジスタ）のローデイングと、メモリー
操作に対して別の制御を行う。２進数１にセツト
されると、装置７２２内のレジスタRXPおよび
RLNは制御状態FPOPの間はRSIRレジスタ７０
４−１５４からロードされることはない。 FINH−ADRフリツプフロツプはアドレス準
備装置７０４−３の作用を禁止する。２進数１に
セツトされると、アドレス・サイクル（FPOA／
FPOP）は一時的に有効なアドレス・レジスタ
REA−Ｔ＋零の内容の加算からなる。レジスタ
REA−Ｔは、FPOA／FPOPサイクルを実施する
のに先立つてこのアドレスでロードされている。
FABSフリツプフロツプは絶対アドレスの生成を
可能にする。２進数１にセツトされると、24ビツ
トの絶対アドレスが使用される。フラツグ即ちブ
ロツク７０４−１１０のインジケータ・フリツプ
フロツプに関しては、フリツプフロツプFIDは２
進数１にセツトされると、１つの命令の間の間接
アドレス変更がRSIRレジスタにロードされるデ
イスクリプタにおいて要求される旨の表示を与え
る。 FRLフリツプフロツプは、２進数１にセツト
されると、種々の命令レジスタにロードされる命
令と関連するレジスタにおいて長さが指定される
ことを表示する。３つのフリツプフロツプ
FINDA、FINDB、FINDCは記憶タイプの命令
の処理において使用される表示を与える。フリツ
プフロツプFINDAは、レジスタにおいて長さが
指定されるか、あるいはフリツプフロツプFAFI
が２進数１にセツトされる時、２進数１にセツト
される。デイスクリプタが９ビツト文字を含まな
い時は、フリツプフロツプFINDBは２進数１に
セツトされる。フリツプフロツプFINDCは、デ
イスクリプタが６ビツト文字を含む時２進数１に
セツトされる。 FAFIフリツプフロツプは、中間の命令割込み
を表示するEIS命令の実行の間IRレジスタのイン
ジケータ・ビツト30が２進数１にセツトされたこ
とをプロセサの諸回路が検出する時２進数１にセ
ツトされる（割込みのためにポインタおよび長さ
の値を調整することが必要となる）。FTRGP、
FTNGOおよびFTRF−TSTフリツプフロツプ
は転送タイプの命令に関連して２進数１にセツト
される。特に、FTRGPフリツプフロツプは、実
行２倍（XED）又は反復（RPTS）命令の実行
中転送タイプの命令からの読出しをプロセサの諸
回路が検出する時に２進数１にセツトされること
のマイクロプログラム表示を与える。FTNGOフ
リツプフロツプ、実行制御装置７０１により信号
された転送の条件が転送NOGOであつた（即ち、
転送が生じなかつた）時、２進数１へセツトされ
ることのマイクロプログラム表示を与える。この
グループのFTRF−TSTフリツプフロツプは、
２進数１にセツトされる時、プロセサ７００によ
つて実行された前の命令が転送タイプの命令であ
つたこと、および現在のＩサイクルが制御装置７
０１からの転送GO（TRGO）の存在に条件付け
られて実行されるべきことを表示する。更に、ブロツク７０４−１１０の諸回路は、
EIS命令以外に対するハードウエア制御下で間接
アドレス指定操作の実施において使用される多数
のフリツプフロツプを含んでいる。これ等は、実
施されることを要求する異なるタイプの間接アド
レス変更の関数として２進数１に切換えられる
FIR、FIRL、およびFRIフリツプフロツプを含
む。例えば、FRIフリツプフロツプはレジスタに
対して間接アドレス変更を信号し、レジスタ・イ
ンジケータ（RI）インジケータが２進数１であ
る時２進数１に切換えられる。FIRフリツプフロ
ツプは、間接レジスタ（IR）インジケータが２
進数１である時２進数１に切換えられる。このフ
リツプフロツプは間接レジスタのアドレス変更の
開始を信号する。FRILフリツプフロツプは、間
接タリー間接（IT−Ｉ）インジケータが２進数
１である時２進数１に切換えられる。このフリツ
プフロツプは最後の間接操作を信号する。別のフ
リツプフロツプTSX2は転送およびセツト指標命
令の処理において使用される命令を与え、STR
−CPRフリツプフロツプは記憶命令の処理の間
に使用される。第３ｃ図から判るように、ブロツク７０４−１
１０の制御フラツグ・フリツプフロツプからの出
力はブロツク７０１−１の分岐インジケータ回路
に対し入力として与えられる。又、制御フラツグ
フリツプフロツプからの出力信号も又ブロツク７
０４−１０２のＩサイクル・フリツプフロツプに
対し入力として与えられる。レジスタ・セクシヨン７０４−１５０第３ｃ図から判るように、制御論理装置７０４
−１は更にレジスタ・セクシヨン７０４−１５０
を含んでいる。このセクシヨンは、第９ｂ図に示
すマルチ・ワード命令フオーマツトの第１ワード
をロードされる基本命令レジスタ（RBIR）７０
４−１５２と、上記マルチ・ワード命令フオーマ
ツトの第２ワード（デイスクリプタ／間接ワー
ド）をロードされる２次命令レジスタ（RSIR）
７０４−１５４と、ブロツク７０４−３０４のア
ドレス・レジスタRARO乃至RAR7の１つを選択
するために使用される基本ポインタＡレジスタ
（RBASA）７０４−１５６と、セクシヨン７０
４−５（図示せず）内に含まれる指標レジスタの
選択のためおよびZDOマルチプレクサ・スイツ
チ７０４−３４０からの出力の選択のために使用
される基底ポインタＡレジスタ（RBASA）７０
４−１５６と、読出し指標Ａ保管（RRDXAS）
レジスタ７０４−１５９と、デイスクリプタの値
（例えば、９ビツト、６ビツト、４ビツト）によ
り指示されるデータ文字タイプを表示するデイス
クリプタ・タイプ・レジスタ（RTYP）７０４
−１６０を含んでいる。セクシヨン７０４−１５
０は、更にブロツク７０４−１６２のR29と表示
された１ビツトの命令／EISデイスクリプタ・レ
ジスタを含んでいる。RBAS−Ａレジスタ７０４
−１５８の内容と関連するこのビツトの状態はア
ドレス準備のために使用される特定のアドレス・
レジスタを選択するために使用される。ブロツク
７０４−１６２のレジスタR29が２進数零にセツ
トされる時、これはブロツク７０４−３０４のア
ドレス・レジスタはいずれもアドレス準備中に使
用される。セクシヨン７０４−１５０の最後のレ
ジスタはブロツク７０４−１６４のレジスタ
（RDI）および実行装置７１４により使用される
レジスタを指示する読出し指標レジスタＢ
（RRDXB）におけるデータを含む。第３図から判るように、RBIRレジスタ７０４
−１５２は表示されたソース（即ち、スイツチ
ZIB−Ｂ７０４−１７２および回線ZDI0〜35）
から信号を受取るよう接続された２位置スイツチ
７０４−１７０を介してロードされる。RSIRレ
ジスタ７０４−１５４は同様にZDI回線およびス
イツチ７０４−１７２から信号を受取る。
RBASAレジスタ７０４−１５６は、ブロツク７
０４−１７４の別のスイツチZBXSAの外ZDI回
線０〜２から信号を受取る。RRDXAレジスタお
よびRTYPレジスタは図示の如くスイツチ７０
４−１７６とスイツチ７０４−１７８ならびに
ZDI回線から信号を受取る。又、RRDXAレジス
タはRRDXASレジスタ７０４−１５９から信号
を受取る。スイツチ７０４−１７２は２位置スイツチで、
それぞれカツシエ装置７５０と実行装置７１４か
らのスイツチZIBおよびZRESBから入力を受取
る。スイツチ７０４−１７４は３入力スイツチ
で、実行装置７１４およびカツシエ装置７５０の
スイツチZIBスイツチの出力から２つの入力を受
取る。スイツチ７０４−１７６は４入力スイツチで、
実行装置７１４からの入力の内の２つとカツシエ
装置７５０からの１つの入力を受取る。ZRDXA
スイツチ７０４−１７６の第１の位置はZRDXM
スイツチ７０４−１８５の出力を選択する。この
スイツチの１つの位置は、RBIRレジスタ７０４
−１５２のビツト位置５〜８、14〜17、および32
〜35から、又ZIDDスイツチ７０４−１８０およ
び２位置のZMFスイツチ７０４−１７６から選
択されたRSIRレジスタ７０４−１５４のビツト
位置32〜35からのタツグ・フイールドの値を与え
る。スイツチ７０４−１８５の第２の位置は、ECS
出力レジスタ７０４−１（CCMフイールド32〜
34）の出力側からの定数値を与える。回線
ZIDD27〜35からの信号はブロツク７０４−１１
０の制御フラツグフリツプフロツプに対し入力と
して与えられる。スイツチ７０４−１７８は、制
御ストア７０４−２からの入力と、カツシエ装置
７５０からの入力と、実行装置７１４からの入力
を受取る。データ入力レジスタ７０４−１６４は、その出
力が直接RDIレジスタ７０４−１６４にロードす
る別のスイツチ７０４−１８１に直列に接続する
ZIDDスイツチ７０４−１８０から一連の入力信
号を受取る。ZDIAスイツチ７０４−１８１は、
カツシエ装置７５０と実行装置７１４から表示さ
れる他の入力を受取る３つの入力スイツチ７０４
−１８３に対して別の入力を与える。 ZIDDスイツチ７０４−１８０は、アドレス準
備装置７０４−３からスイツチ７０４−１８６を
介して有効アドレスと共に、RBIRレジスタ７０
４−１５２、RSIRレジスタ７０４−１５４およ
び２位置ZMFスイツチ７０４−１８７からの入
力を受取る。スイツチ７０４−１８０のREA位
置の位置18乃至35は図示の如くZDIAスイツチ７
０４−１８１から得られる。ZDIAスイツチ７０
４−１８１は、実行装置７１４のZIDDスイツチ
７０４−８０とZRESBスイツチの出力側からの
信号の外に、第１のスイツチ位置に対する入力か
ら生じた定数値であるZDI回線０〜35からの信号
を受取る。スイツチ７０４−１８２は、ZDIAス
イツチの出力およびZDI回線０〜35から信号を受
取る。RRDXBレジスタ７０４−１８９は３位置
スイツチ７０４−１８８によりロードされる。こ
のスイツチは、実行装置に含まれるRREGレジス
タからの信号を第１位置を介して、制御ストア７
０１−２から定数値を第２位置を介して、ZIDD
スイツチからの信号を第３位置を介して受取る。セクシヨン７０４−１５０は、更に２位置スイ
ツチ７０４−１８５と、その出力がAACU７２
２により使用されてEU７１４のスクラツチパツ
ド・メモリーへのアクセスのためのアドレスを構
成するスクラツチパツド・ポインタ・レジスタ７
０４−１８６を含む。第１のスイツチ位置は定数
値を与え、ハードウエア制御下で選択される
（FPOA・29）。第２のスイツチ位置は出力とし
てRBASAレジスタ７０４−１５６の内容を与え
る。この位置は、ハードウエアおよびマイクロプ
ログラムの相方の制御下で選択される（FPOA・
R29又はMISCREGフイールド）。セクシヨン７０４と共にプロセサ７００および
カツシエ装置７５０の他のセクシヨンを操作する
ための必要なタイミング信号は中央に配置された
クロツク回路によつて与えられることが判るであ
ろう。例えば、第１図の望ましい実施態様におい
ては、このクロツク回路は入出力プロセサ２００
の内部に配置される。このようなクロツク回路は
構造上公知と考えられ、クリスタル制御発振器と
カウンタ回路を有することができる。このような
クロツク回路からのタイミング信号は、同期操作
のため公知の方法で第１図のシステムの各部に配
分される。アドレス準備装置７０４−３アドレス準備装置７０４−３は多数のレジスタ
および加算器を含んでいる。レジスタには、命令
のデイスクリプタの値を記憶するのに用いられる
ブロツク７０４−３００の多数の基底レジスタ
（即ち、TBASEO乃至TBASEB）と、一対の一
時的に有効なアドレス・レジスタ（TEAO、
TEA1）と、命令バツフアのアドレス指定に使用
されるブロツク７０４−３０２に内蔵された１対
の命令カウンタ（ICBA、ICBB）と、アドレス
準備操作中に使用された７０４−３０４の８つア
ドレス・レジスタ（RAR0乃至RAR7）とが含ま
れる。装置７０４−３は又命令カウンタ７０４−
３１０を含む。加算器には、スイツチ７０４−３１１と７０４
−３１４を介して命令カウンタ７０４−３１０を
更新するために使用される加算器７０４−３１２
と、１対の加算器７０４−３２０と７０４−３２
２が含まれる。加算器７０４−３２２は、制御装
置７０４−１の入力として与えられるレジスタ７
０４−３４２に記憶される有効アドレス値の生成
のために使用される。この有効アドレスは、その
出力がブロツク７０４−３２７の多数のANDゲ
ートを介して与えられるZYスイツチ、ブロツク
７０４−３０４の選択されたアドレス・レジス
タ、又は別のスイツチ７０４−３２８即ち装置７
０４−５からの指標アドレス信号ZX0〜20を介し
て与えられるブロツク７０４−３０２の選択され
た一時アドレス・レジスタTEA0およびTEA1を
含む多数のソースから生成される。更に、加算器
７０４−３２２はカツシエ命令バツフアの命令カ
ウンタの内容を更新するために使用される。第３ｄ図から判るように、加算器７０４−３２
２からの出力は又加算器７０４−３２０に対する
入力として与えられる。加算器７０４−３２０
は、一時的基底レジスタTBASE0乃至TBASEB
のいずれか１つに記憶される基底値を加算器７０
４−３２２からのアドレス信号ACSOS0−19と組
合せるために使用される。その結果得るビツト
は、加算器７０４−３２１を介して回線ASEA0
〜36に与えられる論理アドレスを生成する別の加
算器回路網７０４−３２０に対する入力として与
えられる。この加算器は、ブロツク７０４−３０
０および７０４−３２０からの桁送り入力と共に
演算子入力を加算する。この有効アドレスは本シ
ステムがページ付けされたモードで操作される時
絶対アドレスを得るために使用される。この操作
は本発明と関連がないため、これ以上本文には論
述しない。このようなアドレス生成に関して更に
詳細を知るためには、米国特許第3976978号を参
照されたい。ブロツク７０４−３００の一時的基底レジスタ
はスイツチ７０４−３３２を介してロードされ
る。このスイツチは実行装置７１４から入力を、
ブロツク７０４−３００から出力を受取る。実行
装置７１４は更に別の入力をスイツチ７０４−３
３４を介してブロツク７０４−３０２のレジスタ
に与えると共に、ブロツク７０４−３０４のアド
レス・レジスタにも与える。出力マルチプレクサ
（ZDO）のスイツチ７０４−３４０は、回線
ZDO0〜35を介して実行装置７１４にその内容を
転送するためアドレス準備装置７０４−３および
装置７０４−３内の各種レジスタの選択を可能に
する。又、ZDOスイツチ７０４−３４０は、装
置７０４−１のレジスタおよび制御フリツプフロ
ツプの各々の内容を第４の位置（ZDO−Ａ）を
介して読出させる。第５の位置は、ブロツク７０
１−１の制御ストア回路内の各種表示の状態が検
査のため選択されることを可能にする。 XAQレジスタ・セクシヨン７０４−５およびデ
ータレジスタ出力セクシヨン７０４−４第３ｅ
図・第３ｆ図セクシヨン７０４−５は、アキユムレータRA
レジスタ７０４−５０と、商QAレジスタ７０４
−５２と、制御論理装置７０４−１により使用さ
れる一時指標（RTX）レジスタ７０４−５４を
含んでいる。更に、このセクシヨンはブロツク７
０４−５１に含まれる８つの指標（X0〜７）レ
ジスタのグループを含んでいる。これ等のレジス
タは実行装置７１４のZRESAバスを介してロー
ドされる。ロードされるべきレジスタの選択は、
RRDXBレジスタ７０４−１８９の内容により制
御される。第３ｆ図から、ブロツク７０４−５１
のレジスタからの出力の選択はそれぞれRRDXA
およびRRDXBレジスタ７０４−１５８，７０４
−１８９の相方の内容によつて制御されることが
判るであろう。プログラム・ビジブル・レジスタ
RA、RQ、X0〜７およびRTXの内容は、ZXA2
スイツチ７０４−５６、ZXOBスイツチ７０４−
５７およびZXスイツチ７０４−５８を介して装
置７０４−３に読出される。これから、レジスタ
内容を装置７０４−３のZDOスイツチを介して
実行装置７１４又はカツシエ装置７５０に送るこ
とができる。第３ｆ図から判るように、ZXA2スイツチ７０
４−５６の出力は、RRDAレジスタ７０４−１
５８の内容に従つてANDゲート７０４−６１お
よびORゲート７０４−６２を介して与えられ
る。前述のスイツチからの出力の選択は、ビツト55
〜57（ZXフイールド）に加えて、RRDXAレジス
タ７０４−１５８、ブロツク７０４−１０４の
FNUMフリツプフロツプ、およびRTYPレジス
タ７０４−１６０の内容によつて制御される。
ZXA2スイツチ７０４−５６は、アドレス変更の
ためRAおよびRQレジスタ７０４−５０および
７０４−５２の上位又は下位の18ビツトからの読
出しを与える。ZXA2スイツチおよびZXOBスイ
ツチからの選択された出力信号は、図示の如く
RAAU、RTXおよびRICレジスタ信号と共にZX
スイツチに与えられる。 ZXスイツチは、出力として、第１の位置を介
して９ビツト文字ストリングに対するRA／
RQ／Ｘレジスタのビツトを、第２の位置を介し
て６ビツト文字ストリングに対するＸ／RA／
RQビツトを、第３の位置を介して４ビツト文字
ストリングに対するRA／RQ／Ｘビツトを、ワ
ードタイプの変更に対するＸ／RA／RQビツト
を選択する。 RAAUレジスタ、RICレジスタおよびRTXレ
ジスタの内容をそれぞれ選択するために位置５、
６および７が用いられる。別のZXB2スイツチ７
０４−５９は、回線ZEB0〜35を介してプログラ
ム・ビジブル・レジスタからの読出しのため装置
７１４に対して第２の経路を与える。装置７２８
に対する同様な経路が回線ZAQ0〜35を介して与
えられる。セクシヨン７０４−４は、カツシエ７５０に指
令およびデータを転送するために使用されるレジ
スタおよびスイツチを含んでいる。このような転
送操作は通常少くとも２つのサイクル、即ち１つ
はアドレスを送るため、他はデータを送るための
サイクルを必要とする。指令ワードのビツト５〜
８は４位置スイツチ７０４−４０の出力側から得
られる。このスイツチは、第１の位置を介して第
１の定数値と、第２の位置を介してRZNレジス
タ７０４−４２の内容と、第３の位置を介して第
２の定数値と、第４の位置を介して第３の定数値
を受取る。指令のビツト１〜４は、ブロツク７０４−１の
諸回路によりビツト５−８と共にORゲート回路
７０４−４４に与えられる。このORゲート７０
４−４４は又、RADOレジスタ７０４−４８の
ZADOスイツチ７０４−４６のビツト１〜８を受
取る。RADOレジスタ７０４−４８はアドレス
およびデータ・アウト・レジスタで、ZADOBス
イツチ７０４−４８の第１の位置を介して回線
ASFA0〜35を経てアドレス準備装置７０４−３
から論理（仮想）アドレスを、又回線ZRESB0〜
35を介してEU７１４からデータ・アウト信号を
受取る。スイツチZADOB７０４−４８の各位置
は、小さなCU様式に対してはFMTDフイールド
の制御下で、又大規模なCU様式の場合はRADO
フイールドの制御下にある。図面から判るように、ZZN1〜８ビツト又は
ZADOビツト１〜８のいずれかは制御信号
〔RADO−ZADOの状態の関数としてRADO／
ZADO回線に対する出力として与えられる。ビツ
ト０および９は常に２進数１であるが、ビツト10
〜35はRADOレジスタ７０４−４６により与え
られる。更に、望ましい実施態様の装置７０４−５は、
CCSRフイールドの符号化により制御される４位
置のセレクタZREGスイツチ７０４−５３を含ん
でいる。ZREGスイツチの出力は、定数値又は
RBIRレジスタ７０４−１５２のビツト位置24−
26と対応する信号でRREGレジスタ７１４−４２
をロードするために使用される。次のサイクルに
おいて、RREGレジスタ７１４−４２の内容と対
応する信号はRRDXBレジスタ７０４−１８９に
送られる。STR−SGL又はSTR−DBLクラス内
の命令を指定するCCSコードを照合する命令の場
合には、同じ信号がRRDXAレジスタ７０４−１
５８に送られる。更に、RREGレジスタ７１４−
４２の内容はマイクロプログラム制御下で
RBASAレジスタ７０４−１５６にロードするこ
とができる。実行装置７１４−第３ｇ図装置７１４は、その主要装置として、アドレス
指令可能な一時的なレジスタ・バンク７１４−１
０および７１４−１２と、演算論理装置（ALU）
７１４−２０と、シフター７１４−２４と、スク
ラツチパツド・メモリー７１４−３０を含んでい
る。更に、装置７１４は、多数の多重位置デー
タ・セレクタ・スイツチ７１４−１５，７１４−
１７，７１４−２２，７１４−２６，７１４−２
８，７１４−３４，７１４−３６，７１４−３８
を含み、演算子および出力結果の選択における柔
軟性を提供する。作用においては、演算子は図示の如くZOPAス
イツチ７１４−１５およびZOPBスイツチ７１４
−１７を介してバンク７１４−１２のレジスタの
１つ又はZEB0〜35又はRDI0〜35の如き他の入力
回線から選択される。ALU７１４−２０および
シフター７１４−２４は選択された演算子に関す
る演算を行い、その結果は出力バス回線ZRESA0
〜35およびZRESB0〜35に与えられるべくスイツ
チ７１４−２４，７１４−３６および７１４−３
８を介して選択される。同様に、スクラツチパツ
ド・バツフア７１４−３２の内容を介して選択さ
れたあるスクラツチパツドの場所の内容はスイツ
チ７１４−３４，７１４−３６および７１４−３
８を介して読出すことができる。この選択された出力結果又は他のデータは、そ
の後一時的なレジスタ・バンク７１４−１２およ
び７１４−１０又は実行装置７１４のスクラツチ
パツド・メモリー７１４−３０を含むプロセサ７
００内の他のレジスタにロードされる。更に詳細に述べれば、演算子のソースは、
ZOPAおよびZOPBスイツチ７１４−１５および
７１４−１７の相方に対し同一である。ZOPAス
イツチおよびZOPBスイツチに対するスイツチ位
置の選択は、マイクロ命令ワードのビツト９〜12
およびビツト13〜16の制御下にある。ALU７１
４−２０は、第６ａ図のマイクロ命令ワードのビ
ツト24〜28の制御下で選択された演算子データに
対して論理的10進操作又は２進操作を行う。シフター７１４−２４は、マイクロプログラム
制御下の２進データの位置合せ、シフト又は回転
を行うために使用される組合された論理回路網で
ある。ZSHFOPおよびZEISスイツチ７１４−２
８，７１４−２２からの入力データ信号は単一の
２倍ワード入力を形成するための連結されている
ものと考えることができる。シフター７１４−２
４はシフト・カウントに従つてシフトされた36ビ
ツトの出力を与える。ZSHFOPスイツチ７１４
−２８はマイクロ命令のビツト24〜25により制御
され、シフト・カウントは補助演算制御装置７２
２を介して適当に選択される第６ａ図のマイクロ
命令ワードのシーケンス制御定数フイールド（ビ
ツト138〜143により確保される。本発明の目的の
ためには、ALL７１４−２０と７１４−２４は
構造上公知のものと考えてよい。スクラツチパツド・メモリー７１４−３０は、
各種の定数と記述子値と同様にある命令の実行に
必要とされる種々のデータを記憶するための作業
域を与える。例えば、８進数の場所10〜15は編集
操作の実施に必要な編集命令テーブル値を記憶す
るのに作用される。スクラツチパツド・メモリー
７１４−３０への書込みは、ZRESBスイツチ７
１４−３８を介して与えられる入力データによる
PSPBバツフア・レジスタ７１４−３２の最初の
ローデイングを含む。次のサイクルの間、レジス
タ７１４−３２の内容はAACU装置７２２によ
つてZPSPA0〜６回線に与えられる信号により指
定される場所に書込まれる。書込みは、マイクロ
命令ワード（RSPフイールド）のビツト22が２
進数１に強制される時に生じる。他のスイツチに関しては、前述の如く、装置７
１４により得た結果はマイクロプログラムの制御
下でZALUスイツチ７１４−２６、BSPDIスイ
ツチ７１４−３４、ZRESAスイツチ７１４−３
６およびZRESBスイツチを介して与えられる。
ZALUおよびZSPDIスイツチは最初のレベルの選
択を最後のレベルの選択を与えるZRESAおよび
ZRESBスイツチに与える。両方のZRESAおよび
ZRESBスイツチは同じ入力ソースを有するため、
同じ出力データを与えることができる。ZALUス
イツチ・データの選択はビツト30〜31（ZALUフ
イールド）の制御下にあり、ZSPDIデータの選
択はビツト23（ZSPDIフイールド）の制御下にあ
る。ZRESAおよびZRESBデータの選択は、それ
ぞれ第６ａ図のマイクロ命令ワードのビツト17〜
18およびビツト19〜20の制御下にある。バンク７１４〜１２と７１４〜１０のレジスタ
はそれぞれビツト３〜５（TRLフイールド）およ
びビツト６〜８（TRHフイールド）により独立的
にアドレス指定される。各フイールドの最初のビ
ツトは４つのレジスタの１つがアドレス指定され
るかどうかを指示するが、他の２ビツトはアドレ
ス指定されるべきレジスタを選択する。文字装置７２０−第3h図装置７２０は、バンクをなす４つのレジスタ７
２０−１０と、多数のレジスタ７２０−２２，７
２０−２４，７２０−２８，７２０−３０，７２
０−４２，７２０−４６，７２０−５４，７２０
−６３，７２０−６４，７２０−６８および７２
０−７０と、変換論理回路７２０−２７と、加算
回路網７２０−３２，７２０−３４と、コンパレ
ータ回路網７２０−７２と、多数のデコーダ／デ
テクタ回路網７２０−３６，７２０−３８，７２
０−４４，７２０−４８，７２０−５０，７２０
−５６，７２０−５８および７２０−７４（多数
の多重位置セレクタ・スイツチ７２０−２６，７
２０−４０，７２０−６２，７２０−１２乃至７
２０−２０を介して相互に連結された）を含んで
いる。このようなスイツチの制御および選択、お
よび種々のレジスタのストロービングは、ブロツ
ク７２０−８０に含まれた多数のフリツプフロツ
プ回路および１対の零デテクタ回路７２０−８
２，７２０−８４の制御下にある。レジスタ７２０−１０のRCHバンクは、
ZRESA回線０〜35を介してEU７１４から受取る
情報を記憶するための演算子バツフア・レジスタ
として使用される。第１のレジスタ（OP1）は、
記述子１により指定された演算子、又は装置７２
８又は装置７２２に送られたデータの記憶のため
に使用される。第２のレジスタ（OP2）は記述子
２により指定される演算子の記憶のために使用さ
れる。第３および第４のレジスタ（TABLE
ENTRY1、TABLE ENTRY2）はEU７１４か
ら得る編集挿入テーブル・エントリ値の記憶のた
めに使用される。 RCN1レジスタ７２０−２８は、ZCUスイツチ
７２０−１２により選択されるべき文字の選択の
ために使用される記述子１に対して実際の文字位
置データを保持する。RCN2レジスタ７２０−３
０は記述子２の文字位置データを表示する信号を
保持する。これ等の内容は、スイツチ７２０−１
４からの文字の選択のために使用される。 ZCUおよびZCVスイツチ７２０−１６および
７２０−１８は、ブロツク７２０−８０のZCU
およびZCVフリツプフロツプの制御下にある。
RCN1およびRCN2レジスタ７２０−２８は、デ
コーダ７２０−５６により生じる信号に応答しブ
ロツク７２０−８０のCN1およびCN2フリツプ
フロツプの制御下でロードされる。これは、
RTF1およびRTF2レジスタ７２０−４２，７２
０−４６の内容により、又ブロツク７２０−２７
の変換論理回路により生じる開始文字位置信号に
より規定される文字タイプ（４、６、又は９ビツ
トの文字）の一機能として行われる。ブロツク７
２０−２７の諸回路は、１つの入力文字位置値と
対応するスイツチ７２０−２６を介して出力文字
位置に与えられる信号ZCN0〜２を変換する。９
ビツト文字については変換は不要である（即ち、
入力文字位置＝出力文字位置）。２ビツトのRTF1レジスタ７２０−４２は記述
子１に対する文字タイプ情報を保持し、２ビツト
のRTF2レジスタ７２０−４６は記述子に対する
文字タイプ情報を保持する。１ビツトのRTF3レ
ジスタ７２０−５２は記述子３に対する文字タイ
プ情報を保持する。記述子３が９ビツト文字から
なる時は、デテクタ７２０−５０はRTF3レジス
タを２進数１にセツトする。他の全ての場合に
は、RTF3レジスタは２進数零にセツトされる。
図面から判るように、これ等のレジスタはスイツ
チ７２０−４０を介してロードされる。５ビツトのRMOPレジスタ７２０−７０は編
集命令の処理に必要な「マイクロ演算」値を記憶
し、４ビツトのRIFレジスタ７２０−６３はこの
ような命令に対する情報フイールド（IF）値を
記憶する。９ビツトのRCDレジスタ７２０−６
４は、第１の演算子値の記憶のためある比較命令
操作の間に使用される。５ビツトのRTE8レジス
タ７２０−６８は、ロード従令に応答してデテク
タ７２０−７４により形成されたロード信号に応
答して８番目の編集挿入テーブル・エントリ値の
５つの最上位ビツトを記憶する。REFILLレジス
タ７２０−２２は、回線ZIDD0〜８を介して装
置７０４−１５０から受取る信号を記憶するため
に使用される。RADレジスタ７２０−２４は、
回線ASFA34〜36を介して装置７０４−３から受
取る文字位置ビツトを記憶する。ブロツク７２０−８０のインジケータ・フリツ
プフロツプは、RMOPレジスタ７２０−７０の
内容により指定される操作結果を記憶する。この
インジケータは、２ビツトのMOPインジケータ
Ａ（MOPIA）と、３ビツトのMOPインジケータ
Ｂ（MOPIB）と、１ビツトのENDインジケータ
を含んでいる。このMOPIAインジケータは次の
下記の如く復号される。即ち、 00 MOP実行操作になる 01 LOADMOP操作になる 10 MOPIBテスト 11 Ｎ／ＡこのMOPIBインジケータは、MOPIAインジ
ケータが値「10」を有する時別の状況を生じる。
これ等は下記の如く復号される。 000 アンダーフローに対する長さ１のインジケ
ータの状態（AXP加算器の出力が０に等しい
時、L1UDFはセツトし、L1が終了したことを
意味する）およびCN1オーバーフロー・イン
ジケータ（CN1OVF）の状態をテスト。 001 アンダーフローに対する長さ３のインジケ
ータの状態（AL加算器の出力が０に等しい時
L3UFDはセツトし、L3が終了したことを意味
する）およびCN3オーバーフロー・インジケ
ータ（CN3OVF）の状態（AP加算器の出力が
０に等しい時セツトする）のテスト。 010 LIUDF、CN1OVF、L3UDFおよび
CN3OVFインジケータの状態のテスト。 011 長さ２の値を１だけ減分、および第１サイ
クルの間L3UDFおよびCN3VFインジケータの
状態のテスト、および第２サイクルの間長さ２
のアンダーフロー・インジケータ（L2UDF）
およびCN2OVFインジケータの状態のテスト。 100 第１サイクルの間L3UDF、CN3OVF、
L1UDFおよびCN1OVFインジケータの状態の
テスト、第２サイクルの間RAAUレジスタの
内容のEU７１４に対する転送、長さ３の値の
１減分、およびCN3値の１増分、第３サイク
ルの間L3UDFおよびCN3OVFインジケータの
状態テスト。 101 テーブル・エントリ値のロード 110 テーブル値の変更 111 Ｎ／Ａ ENDインジケータは、MOP値により指定され
る操作が完了したことを表示するようセツトされ
ている。補助演算／制御装置（AACU）７２２−第３ｉ
図 AACU７２２は、ポインタ加算回路網として
本文に示される３つの並列加算回路網７２２−
２，７２２−６および７２２−８と、指数加算回
路網と、長さ加算回路網をそれぞれ含んでいる。
ポインタ加算回路網７２２−２は、２つのバンク
をなす４つのレジスタ（RP0−RP3およびRP4〜
RP7）７２０−２０と７２０−２２を含んでい
る。各バンクは、書込まれるデータの選択のため
のそれ自体の多重位置形スイツチ７２２−２３と
７２２−２４と、読出されるデータの選択のため
の１対の４位置出力スイツチ（即ち、スイツチ７
２２−２７、７２２−２８、および７２２−２
９，７２２−３０）を有する。更に、バンク７２
２−２０は、その出力がZRPAスイツチ７２２−
２３に送られて別の入力データの選択を行う第２
の入力スイツチ７２２−３２を有する。 ZRPCスイツチ７２２−３２と、ZRPAスイツ
チ７２２−２３と、レジスタ・バンク７２２−２
０は、マイクロ命令様式に応じてビツト64〜68
（ZRPACフイールド）、ビツト69〜71（ZRPAC−
３フイールド）又はビツト67（ZRPAC−４フイ
ールド）のいずれかによつて同時に制御される。
ZRPAスイツチ７２２−２３は、第１の位置を介
してZRPCスイツチ７２２−３２からの出力の１
つを、第２の位置を介して文字装置７２０に対す
るアドレス変更／ローデイング・アドレス・レジ
スタ命令に対する文字オフセツトのローデイング
のための値を、又第３の位置を介して９ビツト文
字に対する文字ポインタを選択することができ
る。 ZPAスイツチ７２２−２７およびZPBスイツ
チ７２２−２８は、それぞれビツト59〜60
（ZPA）およびビツト61〜62（ZPB）の制御下で
RP0〜RP3レジスタ・バンク７２２−２０からデ
ータを選択する。ZRPBスイツチ７２２−２４と
レジスタ・バンク７２２−２２は、マイクロ命令
様式のタイプ、ビツト74〜78（ZRPB−０）、ビツ
ト69〜73（ZRPB）、ビツト72〜74（ZRPB−３）、
又はビツト68（ZRBP−４）に応じて１つの制御
フイールドにより同時に制御される。ZRPBスイ
ツチ７２２−４は、第１の位置を介して加算器出
力スイツチ７２２−３６の出力、第２の位置を介
して文字装置７２０から情報フイールド、第３の
位置を介して９ビツト文字に対する１ワード即ち
文字ポインタ値、第４および第５の位置を介して
９ビツト文字に対する文字ポインタ値を選択する
ことができる。 ZPCスイツチ７２２−２９およびZPDスイツ
チ７２２−３０は、それぞれビツト57〜58（ZPC
フイールド）およびビツト67−68（ZPDフイール
ド）の制御下でRP4〜RP7レジスタ・バンクから
のデータを選択する。第３図から判るように、ス
イツチ７２２−２７乃至７２２−３０からの出力
はＡおよびＢ演算子スイツチ７２２−２５，７２
２−２６に与えられる。これ等のスイツチの出力
はポインタ加算器７２２−３４に与えられる。 ZRPAスイツチ７２２−２５、ZAPBスイツチ
７２２−２６、および加算器７２２−３４は、マ
イクロ命令の様式に応じて１つの制御フイール
ド・ビツト79〜84（APフイールド）又はビツト82
〜83（AP−３フイールド）により同時に制御され
る。図面から判るように、ZAPAおよびZAPBス
イツチ７２２−２５、７２２−２６は、ZPA、
ZPB、ZPC又はZPDスイツチからの出力、又は
加算器７２２−３４に与えられる定数値を選択す
る。マイクロプログラム制御下で操作されるZLX
スイツチ７２２−３６、ZXCスイツチ７２２−
３８、RSCレジスタ７２２−４０、およびZRSC
スイツチ７２２−４２は、シフト・カウントを実
行装置シフターに与えるように構成されている。
又ZSCスイツチ７２２−３８は、ZRPCおよび
ZRPAスイツチ７２２−３２および７２２−２３
を介してRP0〜RP3レジスタ・バンクに、あるい
はZRPBスイツチ７２２−２４を介してRP4〜
RP7レジスタ・バンク７２２−２３に対してデー
タをロードするために使用することができる。 ZLXスイツチ位置の選択はビツト48〜49（ZLX
フイールド）により制御されている。ZSCスイツ
チ７２２−３８は、ビツト50〜52（ZSCフイール
ド）の制御下でZLXスイツチ７２２−３８の出
力の１つの選択に使用される。RSCレジスタ７
２２−４０は、ビツト47（RSCフイールド）の制
御下でZLXスイツチ７２２−３８の出力側から
の最も右方の６ビツトでロードされる。２位置の
ZRSCスイツチ７２２−４２は、２つのソースの
どれが実行装置７１４に対してシフト・カウント
を与えるかを選択する。ビツト84（ZRSCフイー
ルド）は、シフト・カウント・ソースとしてビツ
ト138〜143（CNSTU／Ｌフイールド）又はRSC
レジスタ７２２−４０のいずれかを選択する。ブロツク７２２−２に示される最後のグループ
の回路は、ZAAUスイツチ７２２−４４と、ス
イツチ７２２−４４の出力を受取るように接続さ
れたRAAUレジスタ７２２−４６を含んでいる。
ZAAUスイツチ７２２−４４はレジスタ７２２
−４６にデータを転送するために使用される。こ
れから、データはセクシヨン７０４−５を介して
ZEB回線０〜35上の実行装置７１４に転送され
る。 ZAAUスイツチ７２２−４４の入力はビツト
50−52（ZAAUフイールド）により選択される。
第１の位置は、回線ZOC0〜８を介して文字装置
７２０から９ビツト文字の出力を与える。第２と
第３の位置は、ブロツク７２２−６と７２２−８
の長さ加算器と指数加算器からのの出力を表示す
るために使用される。RAAUレジスタ７−２−
４６は、ビツト47（RAAUフイールド）に応答し
てZAAUスイツチ７２２−４４からロードされ
る。第３ｉ図から判るように、指数加算回路網７２
２−６は１バンクをなす４つのレジスタ
（RXPA−RXPD）を含んでいる。このバンク７
２２−６０は、書込まれるべきデータの選択のた
めの多重位置スイツチ７２２−６２と、読出され
るべきデータの選択のための１対の４位置出力ス
イツチ（即ち、スイツチ７２２−６４と７２２−
６６）を有する。ZXPスイツチ７２２−６２と
RXPA−RXPDレジスタバンク７２２−６０は、
ビツト59〜62（ZXPフイールド）、ビツト65〜66
（ZXP−１フイールド）、又はビツト75〜77（ZXP
−３フイールド）により制御される。 ZXPスイツチ７２２−６２の第１の位置は指
数の演算結果をレジスタ・バンク７２２−６０に
ロードするために使用される。第２の位置は、長
さの加算器７２２−８からの結果を記憶するため
に使用される。次の即ち第３の位置は、文字装置
７２０から受取つた指数値の記憶のために使用さ
れる。最後に、第４の位置は、RSIR回線24〜35
から受取つた数字の桁移動情報の記憶のために使
用される。 ZXPLスイツチ７２２−６４およびZXPRスイ
ツチ７２２−６６は、それぞれビツト63−64
（ZXPLフイールド）又はビツト64（ZXPL−１フ
イールド）およびビツト65−66（ZXPRフイール
ド）の制御下でレジスタ・バンク７２２−６０か
らデータを選択する。スイツチ７２２−６４およ
び７２２−６６からの出力は、それぞれＡ演算子
スイツチ７２２−６８およびＢ演算子スイツチ７
２２−７０に対する入力として与えられる。これ
等のスイツチは、出力ZAXPスイツチ７２２−７
４に与えられる指数出力値を生成するブロツク７
２２−７２の１対の12ビツト加算器（AXPおよ
びAXM）に対して選択された入力を与える。１
つの制御フイールドAXP（ビツト69−73）は、
ZXPAスイツチ７２２−６８、ZXPBスイツチ７
２２−７０、加算器およびZAXPスイツチ７２２
−７４の操作およびREレジスタ７２２−７６の
ローデイングを制御する。１つの加算器AXMは、AXP加算器により生成
された符号が負（即ち、図示しないAXP符号イ
ンジケータがZAXPスイツチの選択を制御する）
の時に絶対値を与えるためREレジスタ７２２−
７６の内容を受取るよう構成されている。 ZXPAスイツチ７２２−６８は、第１の位置を
介してREレジスタ７２２−７６の内容を、ある
いは第２の位置を介してZXPLスイツチ７２２−
６４からの出力を選択することができる。ZXPB
スイツチ７２２−７０は、第１の位置を介して定
数値を、第２の位置を介してRDI回線０〜７に与
えられる２進浮動小数点指数信号を、第３の位置
を介してRSIR回線24〜35に与えられる数字の桁
移動値を、第４の位置を介してZLNAスイツチ７
２２−８４からの出力を選択することができる。回線網７２２−６と類似した演算子の長さデー
タの管理のための第３の加算回路網７２２−８
は、１つのバンクをなす４つのレジスタ（RLN1
〜RLN4）を含んでいる。バンク７２２−８０
は、書込まれるべきデータの選択のための多重位
置スイツチ７２２−８２と、読出されるべきデー
タの選択のための１対の４位置出力スイツチ（即
ち、スイツチ７２２−８４と７２２−８６）を有
する。ZLNスイツチ７２２−８２およびRLN1〜
RLN4レジスタ・バンク７２２−８０は、マイク
ロ命令様式に応じてビツト59〜63（ZLN−１フイ
ールド）、ビツト63（ZLN−２フイールド）、ビツ
ト79〜81（ZLN−３フイールド）、又はビツト79
〜83（ZLN−４フイールド）により制御される。 ZLNスイツチ７２２−８２は、第１の位置を
介して出力として長さの加算器の出力を、第２の
位置を介してZAXPスイツチ７２２−７４の出力
を、第３の位置を介してRSER回線24〜35からの
長さフイールド値を与える。更に、このスイツチ
は、第４の位置を介してRSIR回線30−35から数
字の長さフイールド値を、第５の位置を介して
RDI回線11〜17からシフト・カウント値を、第６
の位置を介してレジスタ・バンク７２２−８０に
対する入力としてRCH回線24〜35から長さの値
を与える。 ZLNAスイツチおよびZLNBスイツチ７２２−
８４および７２２−８６は、それぞれＡ演算子ス
イツチ７２２−８８およびＢ演算子スイツチ７２
２−９０に対する入力としてビツト53〜54
（ZLNAフイールド）およびビツト55〜56（ZLNB
フイールド）の制御下でレジスタ・バンク７２２
−８０からデータを選択する。これ等のスイツチの出力は12ビツトの長さ
（AL）加算器７２２−９２に対する入力として与
えられる。ZALAスイツチ７２２−８８、ZALB
スイツチ７２２−９０、およびAL加算器７２２
−９２は全てビツト74〜78（ALフイールド）によ
り制御される。ZALAスイツチ７２２−２８は、
１つの演算子として第１の位置を介してZLNAス
イツチの出力を、第２の位置を介して定数フイー
ルドを、第３の位置を介してZPCスイツチの出力
を、又第４の位置を介して数字の長さフイールド
を選択する。 ZALBスイツチ７２２−９０は、一演算子とし
て第１の位置を介して定数フイールドを、第２の
位置を介してZLNBスイツチ７２２−８６の出力
を、第３の位置を介してZXPLスイツチの出力
を、第４の位置を介してRDI回線11〜17からのシ
フト・カウント値を、第５の位置を介してZPCス
イツチの出力を、第６の位置を介してZPAスイ
ツチの出力を、第７の位置を介してZPCスイツチ
７２２−２９のビツト位置６と７を選択すること
ができる。装置７２２は、装置７１４に１つのスクラツチ
パツド・アドレスを与えるための別のグループの
回路を含んでいる。これ等回路には、ZSPAスイ
ツチ７２２−１００、RSPAレジスタ７２２−１
０２、およびZRSPAスイツチ７２２−１０４を
含み、その各々はそれぞれビツト48〜49（ZSPA
フイールド）、ビツト47（RSPAフイールド）およ
びビツト50〜52（ZRSPAフイールド）により制御
される。ZSPAスイツチ７２２−１００は、一出
力として第１の位置を介してスクラツチパツド・
アドレス・フイールドに対応するビツト91〜97
を、又第２の位置を介してポインタ加算器７２２
−３４の出力を選択することができる。 ZRSPAスイツチ７２２−１０４は、一出力と
して第１の位置を介してレジスタ７２２−１０２
の内容を、第２の位置を介してスクラツチパツ
ド・アドレス・フイールドを、第３の位置を介し
てRSIR回線32〜35から与えられた記述子値を、
第４の位置を介して装置７０４−１５０のRSPR
レジスタからの値を選択することができる。更
に、装置７２２は、RSIRレジスタ７０４−１５
４のビツト位置21〜23と対応する信号でロードさ
れる１対のレジスタ７２２−１０６と７２２−１
０８を含んでいる。１つのレジスタは、第６ｂ図
のマイクロ命令ワード即ちFPOPフリツプフロツ
プのビツト53が２進数１である時にロードされ
る。これ等のレジスタは、RDESCレジスタ７０
４−１４０の状態に応じてローデイングするよう
選択されている（00又は10＝R1DW、011＝
R2DW）。 AACU７２２により使用された種々の制御フ
イールド信号は、入力としてレジスタ７２２−１
１２にロードされる種々のマイクロ命令ワード・
ビツトを受取るデコーダ７２２−１１０から得ら
れる。カツシエ装置７５０−第４図概要カツシエ装置７５０は５つの主なセクシヨン、
即ち指令バツフア・セクシヨン７５０−１、制御
セクシヨン７５０−３、カツシエ登録簿セクシヨ
ン７５０−５、カツシエ記憶セクシヨン７５０−
７、および命令バツフア・セクシヨン７５０−９
に分割されている。指令バツフア・セクシヨン７５０−１指令バツフア・セクシヨン７５０−１は、４ワ
ード書込み指令バツフア７５０−１００と４ワー
ド読出し指令バツフア７５０−１０２を有し、こ
れ等はカウンタ７５０−１０４および７５０−１
０６を介してアドレス指定される。書込みZAC
バツフア７５０−１００は１つのZAC書込み指
令に対する記憶を提供し、読出しZACバツフア
７５０−１０２は４つ迄の読出しZAC指令に対
する記憶を提供する。プロセサ７００は、指令をインターフエース６
０５のRADO／ZADO回線を経てセレクタ・ス
イツチ７５０−１１０の第１の位置に転送する。
プロセサ７００は、カツシエ指令情報をDMEM
およびDSZ回線を経てセレクタ・スイツチ７５０
−１１２の第１の位置に転送する。これ等回線の
状態はレジスタ７５０−１１４に保留即ち記憶さ
れる。第４図から判るように、この報は又バツフ
ア７５０−１００および７５０−１０２に書込ま
れる。カツシエ指令信号に加えて、プロセサ７００は
DREQCAC回線をセツトする。プロセサ７００
は、カツシエ装置７５０に他のタイプの操作を実
施させることを欲する時は他の制御回線（即ち、
HOLD−Ｃ−CU、CANCEL−Ｃ、
CACFLUSH、BYPASS−CAC、READIBUF、
READEVEN）をセツトする。他の制御回線の状態は、その出力を用いて
ZACバツフア７５０−１００と７５０−１０２
を使用可能の状態にするデコーダ７５０−１１６
により復号される。更に、プロセサ７００は、回
線DND0〜３を介してあるタイプの書込み指令に
対するゾーン・ビツト信号を転送する。これ等の
信号はスイツチ７５０−１３４を介してRDZDレ
ジスタ７５０−１３２にロードされる。こゝか
ら、この内容はスイツチ７５０−１３６を介して
１組のバイトCBYSEL回線に与えられる。更に、
DEO回線上の信号はスイツチ７５０−１３９を
介してMITS回線に与えられる。他のゾーン信号
（ビツト５〜８）はRCアドレス・レジスタ７５０
−１４０にワードされ、その後スイツチ７５０−
１４２を介して別の組のバイトCBYSEL選択回
線に与えられる。複数の使用中ビツト・レジスタ７５０−１２
０，７５０−１２２を用いてRZACバツフア７５
０−１０２におけるどの場所が使用可能であるか
を決定する。これ等レジスタの状態は、第１の使
用可能なバツフアの場所を選択する優先順位デコ
ーダ回路網７５０−１３０を介して復号される。
形成された値はレジスタ７５０−１０６に記憶さ
れ、読出しZACバツフア７５０−１０２に対す
る書込みアドレスとして使用される。カツシエ要
求が補助ストア（MEMメモリー）の取出しの実
施を含む時（カツシエのミスは信号BSPDの状態
により信号される）、適当な使用中ビツト又は両
方の使用中ビツトがいずれ生成されるSIU応答
（ARDA信号）の数に応じてセツトされる。この
使用中ビツトは、BSY回線の１つに対する信号
の付与を生じる特定の指令を復号するデコーダ
（図示せず）から１対の回線SETBOTHBSYお
よびSETONEBSYに与えられる信号によつてセ
ツトされる。例えば、読出し単一指令（バイパス
されない）は２つのSIUARDA応答を生じ、その
各々は１対のワードを含む応答である。このよう
に、両方の使用中ビツトがセツトされる。単一読
出しバイパス指令の場合には、唯１つの
SIUARDA応答が生じる。従つて、唯１つの使用
中ビツトがセツトされる。この使用中ビツトのリ
セツテイングは、RMIFS回線を介してSIU１０
０から信号を受取るRSPBレジスタ７５０−１２
４を介してARDA回線に応答して生じる。更に詳細に説明すれば、レジスタ７５０−１２
０と７５０−１２２の内容は、信号が
２進数１である時（即ち、このブロツクに対応す
る継続中のビツトはセツトされない）、前述の如
くARDA応答数に従つてセツトされる。デコー
ダ回路７５０−１３０は使用中ビツトの状態を復
号し、カウンタ・レジスタ７５０−１０６を読出
しZACバツフア７５０−１０２内の次の空白の
場所を指示する適当なアドレス値にセツトする。同一のアドレス信号PRACW0〜１は又、読出
し指令の場合にスイツチ７５０−１３９の第２の
位置に与えられる。こゝからこの信号は４ビツト
のMITSレジスタ７５０−１３８にロードされ
て、MITS回線に与えられる。主記憶装置８００
は、あるブロツクの所要の対のデータ・ワードの
転送と同時に符号化された信号をMIFS回線を介
してカツシエ装置７５０に戻すように作用する。
その後、これ等の信号は４ビツトのRMIFSレジ
スタ７５０−１２５にロードされ、次に制御状態
信号THCFDが２進数１である時RSPBレジスタ
７５０−１２４にロードされる。受取られた値
は、レジスタ７５０−１２０と７５０−１２２に
記憶された適当な使用中ビツトの表示のリセツテ
イングを生じる。 RMIFSビツト信号２および３は適当な指令か
らの読出しのため読出しRZACバツフア７５０−
１０２のアドレス指令に使用される。更に、本文
に説明したように、アウト・ポインタ回路
（COUT、図示せず）からの信号は読出しZACバ
ツフア７５０−１０２に記憶された指令のアクセ
スに使用される。レジスタ７５０−１２４と７５
０−１２６に記憶される使用中ビツト表示は、ブ
ロツク７５０−１３２の排他的OR回路に対する
入力として与えられる。これ等の回路は、セツト
された使用中ビツト数を表示する出力信号を生成
するように作用する。これ等の出力は更に４位置
のセレクタスイツチ７５０−１３３の異なる位置
に与えられる。RMIFSビツト信号２および３に
応答して適当な位置即ち場所を選択することによ
り、スイツチ７５０−１３３は出力信号
SECRCVを生じ、その状態が何時カツシエ装置
７５０が１ブロツクの第２の対のワードを受取つ
たかを決定する。SECRCV信号はブロツク７５
０−３に対する入力として与えられる。書込みZACバツフア７５０−１００および読
出しZACバツフア７５０−１０２の出力は、２
位置スイツチ７５０−１５０，７５０−１５２，
７５０−１５４，７５０−１５６および７５０−
１５８のグループの各々に与えられる。ZACバ
ツフアスイツチ７５０−１５０の出力は、スイツ
チ７５０−１７０と７５０−１７２を介してSIU
出力レジスタ７５０−１７４にロードされる。
ZACスイツチ７５０−１５２からの出力は、ス
イツチ７５０−１７７と７５０−１７８を介して
１対のデータ・レジスタ７５０−１８０にロード
される。スイツチ７５０−１５４と７５０−１５８の出
力は別のスイツチ７５０−１６０に与えられ、保
留レジスタ７５０−１６２に記憶される。スイツ
チ７５０−１５６の出力は、スイツチ７５０−１
６０のDMEM出力と共にデコーダ７５０−１６
６に与えられる。このスイツチからの他の出力は
デコーダ７５０−１６８に与えられる。更に、ス
イツチ７５０−１５８の出力はデコーダ７５０−
１６４に与えられる。デコーダ７５０−１６６は、DMEM0〜３回線
を介してプロセサ７００から受取られたカツシエ
指令およびバツフア７５０−１００と７５０−１
０２から読出された指令を復号し、カツシエ記憶
装置７５０−７と登録簿７５０−５に対して指令
を転送するための信号を生成する。即ち、カツシ
エ・デコーダ７５０−１６６を用いてどんな情報
がプロセサ７００からカツシエ記憶装置７５０−
７に書込まれるか制御する。デコーダ７５０−１
６８はBYPCACおよびDSZ1信号の状態を復号す
る。これ等の前記信号のソースはプロセサ７００
又はスイツチ７５０−１５４に対応することが判
るであろう。デコーダ７５０−１６４はバツフア７５０−１
００と７５０−１０２から読出された指令を復号
し、SIU１００を介してMEMメモリー（補助ス
トア）に指令を転送するための信号を生成する。
即ち、Ｓデコーダ７５０−１６４を用いて指令バ
ツフア７５０−１００と７５０−１０２からSIU
１００に対する情報の送付を制御する。更に、ZPSWスイツチ７５０−１７８は、第１
の位置を介してスイツチ７５０−１７２を経て
DTS回線上のSIU１００に転送するための
RADO／ZADO回線上のプロセサ７００から
ZAC指令を選択し、あるいはRDO、RDIデー
タ・レジスタ７５０−１８０を介してカツシエ記
憶装置７５０−７に主記憶データを書込む。
ZPSW７５０−１７８の第２位置は、ZALTスイ
ツチ７５０−１７７のデータ出力をDTS回線
（ZACデータ）に与え、あるいはRDO、RDIレジ
スタ７５０−１８０を介してカツシエ記憶装置７
５０−７に対してDFS回線から主記憶データを
書込み、あるいはZDI回線を介してプロセサ７０
０にZAC指令を転送する。 ZACSW2スイツチ７５０−１７０を用いて
ZAC指令（第１位置）又はZACバツフアからの
データをDTS回線（第２位置）を介してSIU１
００に転送する。制御セクシヨン７５０−３このセクシヨンは、種々の指令を処理するため
の所要の操作サイクルにおいてカツシエ装置７５
０を順序付けするための信号を生成する多数の制
御状態フリツプフロツプを含んでいる。更に、本
セクシヨンは、所要の操作サイクルの間所要の制
御信号を生成するための必要な論理回路を含む。
本発明の目的のためには、これ等の回路は公知の
方法で構成してよい。従つて、本文における記述
を簡素化のため、本発明の作用の理解に必要とさ
れる如きある制御状態フリツプフロツプおよび制
御論理回路について簡単な説明と論理式のみを示
す。制御状態フリツプフロツプは、下記のデータ転
送シーケンスを制御する一連のタイミング・シー
ケンスを生成する。即ち、 (1) プロセサからカツシエ、SIUへ（カツシエお
よびSIUに対する操作） (2) プロセサからSIUへ（書込みデータのSIUに
対する転送） (3) ZACBUFからカツシエへ（カツシエに対す
る操作） (4) ZACBUFからSIUへ（SIUに対する操作） (5) プロセサからZACBUF（バツフアに保管され
た書込みデータ） (6) SIUからカツシエ・プロセサへ（２ワードの
転送） (7) SIUからカツシエ・プロセサへ（１ワードの
転送）この転送操作は下記のフリツプフロツプを用い
る。制御状態フリツプフロツプ QATBフリツプフロツプは、SIU１００からカ
ツシエ７５０およびプロセサ７５０への転送情報
を可能にする第１のシーケンスでセツトされる第
１フリツプフロツプである。 QATBフリツプフロツプは、下記の論理式、
即ちARDA・DPFSに従つて１サイクルに対して
セツトされる。 THCFDフリツプフロツプは、SIU１００から
の情報を受取つたフアーリング（furing）サイク
ルOATBをZDI回線を介してプロセサ７００に転
送させる第１のシーケンスにセツトされた次のフ
リツプフロツプである。THCFDフリツプフロツ
プは、下記の論理式に従つて１つのサイクルにつ
いてセツトされる。即ち SET：OETF＝ARDA・ UGCOGTHフリツプフロツプは、セツトされ
ると、Ｆ／Ｆビツトのセツテイング／リセツテイ
ング、継続中のビツトのセツテイング、RRビツ
トのセツテイング、登録簿セクシヨンのアドレス
へのMSAの書込み、およびカツシエメモリーへ
の単一書込み指令のためのデータの書込みを可能
にする。これは下記の論理式に従つてセツトおよ
びリセツトされる。即ち、 SET：・SET−COGTH RESET：（）：−1・−
HOLD−CAC・CACBYS1＋NO−HOLD−
CAC UGSOGTHフリツプフロツプはSIUに対する
CPUシーケンスにおける第１セツトである。セ
ツトされると、第１データ・ワードはDTS回線
に入れられる。これは、下記の論理式に従つて１
サイクルに対してセツトされる。即ち、 SET：・DWRT但しDWRT＝
CWRT・SNG＋CWRT・DBL＋CWRT・RMT CAOPRフリツプフロツプはAOPR応答に対す
る読出しに応答してセツトされる。これは、下記
の論理式に従つて１サイクルに対してセツトされ
る。即ち、 SET：SSET−IN・CLD−IBUF（CBYP−
CAC＋）＋CPR−RD・−・
BPSD＋（CRD−SNG＋CRD−DBL）・（CBYP
−CAC＋）＋CRD−CLR＋CRD−RMT＋
CWRT−SNG＋CWRT−DBL＋CWRT−
RMT. CPR−FFフリツプフロツプは、カツシエ装置
がプロセサ７００からDREQ−CAC信号に応答
する時を決定するために使用される。前のサイク
ルの間このフリツプフロツプは２進数１にセツト
される時、カツシエ装置はPREREAD・INST−
F1、INST−F2、LDQUAD、RD−SINGLE又
はRD−DBLタイプ指令の場合を除いて要求には
応答しない。これは下記の論理式に従つてセツト
およびリセツトされる。即ち、 SET：（CINST−F1＋CINST−F2＋CLD・
QUAD＋CRD・DBL＋CRD・SNG）・（CBYP・
CAC＋）＋CPR−RD・−・
BDSD・ RESET：＝−． RBPSDフリツプフロツプは、HOLD−ON−
MISS又はBYP−CAC条件の場合にプロセサ７
００をOFFの状態にするために使用される。デ
ータがSIU１００から戻される時、このフリツプ
フロツプはINST−F1サイクルを除いてリセツト
される。IF−１の場合に、４ワードがSIUから受
取られた後、このフリツプフロツプはリセツトさ
れる。これは下記の論理式に従つてセツトおよび
リセツトされる。即ち、 SET：SSET−IN・−・CRP−
RMT＋CRD−CLR＋（CINST−F1＋CRD−
SNG＋CRD−DBL）．（CBYP−CAC＋BPSD） RESET：（）＝THCFD・SEC−RCV・
CINST−F1＋DATA−RECOV・−1−
FF．制御論理信号１ CPSTOP信号は、プロセサ７００をOFFに
するのに使用される信号である。 CPSTOP＝FBPSD＝REQCAC・
〔RDTYP・RZAC−ALL−BSY＋PRFF・
（PR−RD＋INST−F2＋LDQUAD＋RD−
SNG＋RD−DBL）＋CAC−BSY1＋CAOPR
＋UGCOCTH〕＋RBPSD＋DBL・FF＋
PENBIT・FF＋（RD−IBUF／ZDI・CAC−
BSY−１）＋（RD−IBUF／ZDI・LD−QUAD
−FF）＋（UGCOGTH・RD−DBL・CAC−
BSY1）．２ CAC−BSY1信号は、カツシエ装置が使用中
である時を表示する。 CAC−BSY1＝OATB＋THCFD. ３〔SF／Ｅ−WFT信号は充填／空白ビツトを
セツトしリセツトするための書込み可能信号で
ある。〔SF／Ｅ−WRT＝−1．
（UGCOGTH）・・RD−DBL・
BYP−CAC・−・（−2＋
LD−QUAD）・BYP−CAC・DLY−BDSD. ４〔SPEN1−WRT信号は、操作継続中ビツト
をセツテイングするための書込み可能信号であ
る。〔SPEN1−WRT＝−1・
（UGCOGTH）・（INST−F2＋LD−QUAD＋
PR−RD＋RD−SNG・−＋RD・
DBL・−）．５〔SPEN2−WRT信号は、要求を関連する全
てのデータが主記憶装置から受取られた時継続
中のビツトをリセツトするための書込み可能信
号である。〔SPEN2−WRT＝THCFD・SEC−RCV・
（INST−F2＋LD−QUAD＋PR−RD＋RD−
SNG＋RD−DBL・−）．６ RZAC−ALL−BSY信号は使用中ビツトの
状態に従つて確立されるRZACバツフアの使用
中の状態を表示する。 RZAC−ALL−BSY＝（RBB−00＋RBB−
01）．（RBB−10＋RBB−11）・（RBB−20＋
RBB−21）・（RBB−30＋RBB−31）．７〔SRMIFS信号は、データ又は状況情報が
主記憶装置から受取る時多重ポート識別子ビツ
トを記憶させる書込みストローブ信号である。
これ等のビツトは、RZACバツフアのどの場所
が受取つたデータと関連するZACワードを含
むかを識別する（即ち、このデータはいくつか
の可能な未処理の読出しのどれが要求するかに
関する）。〔SRMIFS＝ARDA＋AST. ８ ALTSWO−DT信号は、主記憶装置から入
るデータをRDOおよびRDIレジスタに保管さ
せる。 ATSWO−DT＝CAC−BSY1. ９ ALTSW2−DT信号は、ZACバツフアから
のデータをRD0およびRD1レジスタに転送さ
せる。 ALTSW2−DT＝DS−ALT＋0−
DT 但し、DS−ALT＝DS−11＋DS−12＋DS−
13. 10 信号OPSW0−DT乃至OPSW2−DTは、カ
ツシエからZDI回線を介してプロセサ７００に
データ・ワードを転送するためのZDIスイツチ
を制御する。 OPSW0−DT＝RD−IBUF／ZDI OPSW1−DT＝RD−IBUF／ZDI（REQ−
CAC＋UGCOGTH）・WDSEL0. OPSW2−DT＝RD−IBUF／ZDI＋
WDSEL1.（RD−SNG＋INST−F1）＋REQ−
CAC・・INST−F1＋REQ−
CAC・・RDSNG＋REQ−CAC・
UGCOGTH・DBL−FF 11 信号ZACSW1−LC1およびZACSW2−LC2
は、全てのカツシエ・メモリー・チツプに対す
るソース・アドレスを選択するスイツチ７５０
−７０２を制御する。このソースは、指令を受
取る時はプロセサ７００、ZACバツフアおよ
びCADRアドレス・レジスタである。 ZACSW1−LC1＝1−4・−
BSY−１・UGCOGTH・ ZACSW2−LC2＝CAC−BSY1＋
UGCOGTH. 12 信号DATA−RECOVは、プロセサ７００を
停止条件（例えば、レジスタの再ストローブ）
から回復させる。 DATA−RECOV＝THCFD・（CINST−F1
＋CRD＋SNG）．（−１・＋
THCFD・CRD−DBL（−１・
WDSELO＋FMIFS−１・WDSELO＋FMIFS
−１・WDSELO＋CBYP−CAC）＋THCFD・
CRD−RMT. 13 RD−BSY信号は、ある状態のフリツプフロ
ツプがリセツトされる時を確立する。 RD−BSY＝RBB−00＋RBB−01＋RBB−
10＋RBB−11＋RBB−20＋RBB−21＋RBB
−30＋RBB−31. 14 SSET−IN信号は、ある状態フリツプフロツ
プのセツトに用いられる。 SSET−IN＝・−・
PENBIT−FF・・・
−BSY1・〔−・−・−
F2・−・−・−
DBL〕・〔−・−−
BSY〕・DREQ−CAC 15 SEC−RCV＝−２・−３・
〔RBB−00RBB−01〕＋−２・
RMIFS−３・〔RBB−10RBB−11〕＋
RMIFS−２・−３・〔RBB−20RBB
−21〕＋RMIFS−２・RMIFS−３・〔RBB−
30RBB−31〕 16 BPSD信号は、カツシエ的中条件を表示す
る。 BPSD＝−・₃ 〓ⁱ⁼⁰ （ZADO10−23＝
SP−ｉ−00→14）・Ｆ／Ei・但し、SP−ｉ−00−14はアドレス登録簿出
力（保管されたアドレス・ビツト）と対応し、
Ｆ／Eiは充填／空白ビツト「ｉ」と、又PENi
は継続中のビツト「ｉ」と対応する。前掲の各式においては、記号・はAND操作を、
記号＋はOR操作を、又信号は排他的OR操作
を示すことが判るであろう。カツシエ登録簿セクシヨン７５０−５このセクシヨンは、４レベルの制御登録簿７５
０−５００と４レベルのセツト連想アドレス登録
簿７５０−５０２を含んでいる。登録簿（デイレ
クトリ）７５０−５０２は128個のコラムを含み、
各コラムは長さが15ビツトの４つのレベルに分割
され、これにより４つのブロツクに対する各コラ
ムにスペースを提供する。制御デイレクトリ７５
０−５００は128個の10ビツトの場所を含み、そ
の各々は10ビツト・ワードの制御情報を記憶す
る。各ブロツクに対する制御情報は、図示の如く
２つのラウンド・ロビン（RR）ビツトと、４つ
の充填／空白（Ｆ／Ｅ）ビツトと、４つの操作継
続中ビツトを含む。Ｆ／Ｅビツトは、特定のデイレクトリ・アドレ
スが有効数字を有する（即ち、妥当）かどうかを
表示する。生じるべきカツシエ的中に対しては、
Ｆ／Ｅビツトは２進数１にセツトされねばならな
い。２進数零は空ブロツクの存在を示す。ラウン
ド・ロビン・ビツトはどのブロツクが最後に置換
されたかを示すカウントを与える。このカウント
は、カウンタ７５０−５１２によりＦ／Ｅビツト
の制御下で１だけ増分され、置換されるべき次の
ブロツクの識別に使用される。第３図から判るよ
うに、この操作は、ラウンド・ロビン・ビツトお
よびＦ／Ｅビツトが１対の出力レジスタ７５０−
５０４と７５０−５０６に読込まれる時に生じ
る。Ｆ／Ｅビツトは又ラウンド・ロビン・ビツト
の増分動作を制御するレジスタ７５０−５１０に
読込まれる。即ち、ラウンド・ロビン・ビツト
は、全てのＦ／Ｅビツトがセツトされどの充填ブ
ロツクが新らしいデータに対して使用されるべき
かを確定した後に使用される。その結果得る値
（ADDRR0〜１）はスイツチ７５０−５１８に対
する入力として与えられる。全てのＦ／Ｅビツト
は初段設定信号によつてリセツトされる。Ｆ／Ｅ
ビツトはレジスタ７５０／５１６を介してセツト
することができる。プロセサ７００が状態
UGCOGTHの間ミスである読出し要求を発する
時、値「1000」がレジスタ７５０−５１６にロー
ドされる。この値は制御デイレクトリ７５０−５
００に書込まれる。次の要求において、値
「1100」は全てのＦ／Ｅビツトがセツトされる迄
レジスタ７５０−５１６等にロードされる。操作継続中ビツトは、特定の操作が依然未済で
ある時を示すのに使用される。例えば、継続中ビ
ツトは、セツトされると、特定のブロツクに対す
る全ての読出しデータが受取られなかつたことを
表示する。従つて、読出し操作中にアドレス・デ
イレクトリが的中を信号して継続中ビツトをセツ
トさせると、カツシエ装置７５０はプロセサ７０
０の操作を停止する。従つて、主記憶装置に対し
ては新らしい要求は行われない。操作継続中ビツトをセツトしリセツトするため
の回路網は、４ビツトのバツフア・レジスタ７５
０−５２０と、ブロツク復号レジスタ７５０−５
２４と、デコーダ７５０−５１２を含む。レジス
タ７５０−５２０は、書込み操作サイクルの間に
アドレス・レジスタ７５０−５２２を介して信号
PRZACW0〜１によつてアドレス指定され、読
出しサイクルの間には信号MIFS2〜３によりア
ドレス指定される。ブロツク復号レジスタ７５０
−５２４は、出力信号BKDCOD0〜３の各々を
下記の条件下で２進数１に強制する。即ち、(1)も
し少くとも１つの継続中ビツトが零であれば、こ
のビツトが２進数１にセツトされると、対応する
継続中ビツトがデコーダ７５０−５１２を介して
セツトされる。全てのＦ／Ｅビツトがセツトされ
ると、ラウンド・ロビン・カウントに対する次の
値は符号化され、４つの継続中ビツトの組内のこ
のビツト位置は２進数１にセツトされる。カツシ
エ７５０がSIU１００から全ての情報（即ち、４
ワード）を受取つた時のみに継続中ビツトがデコ
ーダ７５０−５１２を介してリセツトされる。レ
ジスタ７５０−５２０の内容はリセツトされるべ
き継続中ビツトの位置を表示する。制御デイレク
トリ７５０−５００から読出された継続中５ビツ
トは、必要に応じて更新を行うためデコーダ７５
０−５１４に対する入力として与えられる。この継続中ビツトは下記の条件下でセツトおよ
びリセツトされる。即ち、 SET：INSTF2（BYPCAC＋CACMISS）＋
LDQUAD（BYPCAC＋CACHEMISS）＋
PREREAD（・CACMISS）
READSINGLE・CACMISS＋READDBL・
BYPCAC・CACMISS. RESET：INSTF2＋LDQUAD＋PREREAD
＋RDSNG＋RDDBL・．実際の制御信号は本文中に前にリストされた如
くである。前述の如く、アドレス・デイレクトリ７５０−
５０２は各々が長さが15ビツトの４ワードの120
組を含む。各々の15ビツト・ワードは、カツシエ
記憶セクシヨン７５０−７における４ワード・ブ
ロツクのアドレスと対応する。ZAC指令が処理
されカツシエ装置７５０への書込み、あるいはこ
れからの読出しを伴う時は常に、ZACバツフア
７５０−１１０又は７５０−１０２に含まれるブ
ロツク・アドレスの15ビツトが「セツト状態で」
デイレクトリ７５０−５０２のアドレス内容と比
較されて的中又はミス条件の存在を決定する。特
に、デイレクトリ７５０−５０２は、的中又はミ
ス条件の検出のためのZACアドレスのビツト０
〜14についてその結合を行う。これ等のビツト
は、２位置の入力ZACSWスイツチ７５０−５３
０を介して選択されたZAC11〜18、20〜26回線
がZADO／RADO10〜24回線のいずれかに与え
られたアドレス信号と対応する。組デイレクトリのアドレスは、３位置入力スイ
ツチ７５０−７０２を介して与えられるカツシ
エ・アドレス（CADDL0〜６）により規定され
る。このため、読出され、４つのコンパレータ回
路７５０−５３６乃至７５０−５４２のグループ
の各々に対する入力として与えられる４ブロツ
ク・アドレスの照合が可能になる。コンパレータ
回路の各々はそのブロツク・アドレスをZACア
ドレスのビツト０〜14と比較する。回路７５０−
５３６乃至７５０−５４２によつて生じる結果
は、レジスタ７５０−５０６からのＦ／Ｅビツト
信号の対応する入力と共に第１のグループの
ANDゲート７５０−５４４乃至７５０−５５０
の対応する入力側に与えられる。第２のグループ
のANDゲート７５０−５５２乃至７５０−５５
８はANDゲート７５０−５４４乃至７５０−５
５０からの出力をどのブロツクが選択されつゝあ
るかを示すレジスタを介して与えられた信号
ZEXTBK0〜３と組合わされる。 ANDゲート７５０−５５２乃至７５０−５５
８は、カツシエ記憶装置７５０−７００およびブ
ロツク７５０−５６０の１グループのデイレクト
リ的中検出回路に対する入力として与えられる１
グループの出力ブロツク選択信号（即ち、信号
CBSEL0〜３）を与える。ブロツク７５０−５６
０の諸回路は、操作継続中ビツトを示す信号をブ
ロツク選択信号と論理的に組合わせる１グループ
のANDゲート７５０−５６２を含み、その結果
はORゲート７５０−５６４により「OR」され
て回線BPSD上にデイレクトリ的中信号を与え
る。ブロツク７５０−５６０の諸回路は、アドレ
ス・ビツト０〜14がデイレクトリの内容とマツチ
し、対応するＦ／Ｅビツトが２進数１であり、対
応する継続中ビツトが２進数零である、時回線
BPSDを２進数１に強制する。エラー条件がある
ものと仮定する。カツシエ記憶セクシヨン７５０−７セクシヨン７５０−７は、128組の４ブロツク
に構成された2048（2K）個の40ビツト・ワードの
場所を有する記憶域装置７５０−７００を含んで
いる。この装置は構造上公知のバイポーラ・チツ
プから構成される。カツシエ記憶装置７５０−７
００は、スイツチ７５０−７０２を介して与えら
れた７ビツト・アドレスCADDL0〜６によりア
ドレス指定される。このアドレスは保持レジスタ
７５０−７０４に記憶される。このため、４ワー
ドの４ブロツクは１グループの１対４位置選択ス
イツチ（図示せず）に対して入力として与えられ
る。適当なブロツク（レベル）が回線CBSEL0〜
３に与えられたブロツク選択信号の状態によつて
決定される。スイツチ７５０−７０８を介して回
線CBYSEL0−７に与えられた信号は、偶数ワー
ドおよび奇数ワードのバイトの適当な選択を行
う。ワード０、２と０、３の間ではバイトの選択
は独立的で、下記の如く進行する。 CBYSEL0（バイト０選択）ワード０、２に対して〓 CBYSEL3（バイト３選択）ワード０、２に対して CBYSEL4（バイト０選択）ワード１、３に対して〓 CBYSEL7（バイト３選択）ワード１、３に対してデコーダ７５０−７０６を介し回線CWSEL0
〜３を経て与えられる信号はワードの表示のため
に使用される。これにより、装置７５０−７００
からなるメモリー・チツプのグループの適当なビ
ツト位置の内容を確保する。選択されたブロツクのワードは、多数の組の
OR（NAND）ゲート７５０−７１２乃至７５０
−７１６に対し入力として与えられる。ORゲー
トからのワード出力は、２位置スイツチ７５０−
９０２の第２位置を介して命令バツフア７５０−
９００に対し入力として、又プロセサ７００への
伝送のため出力ZDIスイツチ７５０−７２０の第
１の４位置に与えられる。このスイツチの第５の
位置はレジスタ７５０−１８０のワード内容を
ZBPスイツチ７５０−９０２を介してプロセサ
７００に与える。最後に、ZDIスイツチ７５０−
７２０の第６の位置は、ZIB回線０〜39を介して
命令バツフア７５０−９００の出力を生じる。図から判るように、書込み操作サイクルの間、
レジスタ７５０−１８０からのワード内容は装置
７５０−７００に対し一入力として与えられる。命令バツフア・セクシヨン７５０−９このセクシヨンは、スイツチ７５０−９０２を
介してレジスタ７５０−１８０からデータ入力を
受取る16ワード命令バツフア７５０−７００を含
んでいる。前述の如く、カツシエ記憶装置７５０
−７００からの出力は又スイツチ７５０−９０２
を介してバツフア７５０−９００に書込まれる。
スイツチ７５０−９０４を介して与えられる制御
信号およびアドレス信号はデコーダ７５０−９０
６により復号され、読出しアドレス・カウンタ７
５０−９０８と書込みアドレス・カウンタ７５０
−９１０を適当な状態にセツトするのに使用され
る。これ等カウンタのアドレス出力は、スイツチ
７５０−９１２および７５０−９１４を介してバ
ツフア７５０−９００に与えられ、読出しおよび
書込み操作サイクルの間適当なアドレスを与える
ために使用される。作用説明第１図乃至第９ｄ図に関して本発明の作用を第
９ａ図乃至第９ｄ図に示した様式を有するいくつ
かの異なるタイプの命令の処理に関して以下に説
明する。しかし、これ等の命令について論議する前に、
最初に第７図の状態図について述べる。この図
は、回線７５０−２１０を介して与えられた
「CCS」シーケンス・フイールドの符号化の一関
数としてブロツク７４０−１０２のＩサイクル制
御状態記憶回路の順序付けを示している。第７図
から判るように、制御状態FPOAは全ての命令の
処理のための開始状態である。第３図のブロツク７５０−１０２のFPOA制御
状態フリツプフロツプが２進数１に切換る時
FPOA状態に入る。このフリツプフロツプは、下
記の論理式に従うハードウエア制御の下で２進数
１にセツトされる。即ち、 SET＝〔・（DIBFRDY・
DIBFEMTY・〔・・
DPIPE1−４）・即ち、FPOAサイクルは、パイプラインに関し
て保持条件がなく（即ち、信号＝１）、命
令バツフア７５０−９００が空でなく（即ち、
DIBFEMTY＝１）、プロセサ７００への転送の
用意のある少くとも１つの命令を有し（即ち、
DIBFRDY＝１）、前の命令がストア比較条件を
生じず（即ち、〔＝１）、実行又は反復
命令ではなく（即ち、＝１）、パイ
プラインが再び開始される（即ち、DPIPE1−４
＝１）時、〔ENDサイクルに続いてFPOAサイク
ルに入る。制御状態FPOAにある時、RBIRレジスタ７０
４−１５２）は第９ａ図および第９ｂ図に示され
る様式の１つを持つ命令ワードの残りと共に命令
opコードを記憶する。又、RSIRレジスタ７０４
−１５４は同じ命令ワードを記憶する。第９Ａ図
の様式を有する命令の場合には、RBASAレジス
タ７０４−１５６はｙフイールドの上位の３ビツ
トを記憶するが、RRDX−Ａレジスタ７０４−
１５８は命令ワードTAGフイールドのtd部分を
記憶する。R29フリツプフロツプ７０４−１６２
は命令ワードのARビツト29の値を記憶する。制御状態FPOAの間、ブロツク７０４−１０１
のハードウエア回路は、RBIRレジスタ７０４−
１５２を介して与えられた10ビツトopコード
（ビツト18〜27）に応答してCCS制御ストア７０
４−２００から読出されたCCSシーケンス・フイ
ールドを復号する。命令の処理がどの経路に従う
かを決定するのはCCSシーケンス・フイールドの
コーデイングである。従つて、CCSシーケンス・
フイールドのコーデイングは、FPOAおよびハー
ドウエア制御下でできるだけ多くの各命令の処理
を完了する以降のサイクルにおいて行われる操作
のタイプを決定する。特定の操作の例は本文の項
「ハードワイアド制御状態セクシヨン」に記述さ
れている。経路について更に詳細に考察すれば、第７図か
ら、前の命令が転送クラス内にあつたこと、およ
び転送又は分岐のための条件が満たされたこと
（〔＝１）を制御フラツグ・フリツプフロ
ツプFTRF・TSTが示す時、ブロツク７０４−
１０２のハードウエア回路がFPOA状態から制御
状態FTRF−NG迄シーケンスすることが判る。
制御状態FTRF−NGの間、プロセサのハードウ
エア回路は命令カウンタの内容の一関数として命
令を再び初期設定するための信号を生成する。こ
のため、前記命令ストリームの遮断、およびその
アドレスが命令バツフア回路により示される命令
の現在のストリームへの切換えが可能となる。
FTRF−NG制御状態の後にはＩバツフア状態回
線のコーデイングの一関数としてサイクルFPI−
INIT乃至FWF−IBUFの１つが続く。正規の命令処理の場合には、CCSシーケンスフ
イールドの復号の結果として生じる経路は
−TST＋〔TRGOとラベルされるものである。こ
の経路は、前の命令が転送クラス（−
TST＝１）内になかつたこと、あるいはもしこ
れがこのクラスに含まれても転送の条件は満たさ
れつゝあること（〔TRGO＝１）を示す。従つ
て、この経路は、ハードウエア制御下で転送クラ
ス命令の継続処理を表示する。もし前の命令が転
送クラス命令（FTRF−TST＝１）であり、又
もし現在の命令が転送クラス命令（TRF）であ
れば、ブロツク７０４−１０２のハードウエア回
路は制御状態FPOA（即ち、経路TRFからFTRF
−TSTになる）を維持することが判ろう。第７図のポイントＸは、特定の命令がEISクラ
ス、ESCクラス又はTRF・クラス、・
ESC・〔・クラス又は・・〔EA
ク
ラスであるかはCCSシーケンス・フイールドのコ
ーデイングから判る。EISクラスの場合には、
CCSシーケンス・フイールドのコーデイングはこ
の特定のEIS命令に対しいくつのデイスクリプタ
が必要とされるかを決定する。EIS命令の各々は
第９ｂ図に示された多重ワード様式を有し、３つ
迄のデイスクリプタを要求できる。１つ、２つお
よび３つのデイスクリプタを要求する全ての命令
に対するCCSフイールドは復号回路内で一緒にグ
ループ化される。更に、カツシエ装置７５０の命
令バツフア回路のアドレス回線を介して与えられ
る信号は復号されて前記命令バツフアに現在いく
つのデイスクリプタ値即ちワードが記憶されてい
るかを決定する。これ等の信号のセツトは比較さ
れ、Ｉバツフアにおいて現在命令を完了するのに
十分なデイスクリプタがない時は、ブロツク７０
４−１０２の諸回路がFPOAから制御状態FPIM
−EISに切換わる。制御状態FPIM−EISにおい
ては、プロセサ回路はカツシエ装置７５０を条件
付けするための信号を生成して、命令バツフアに
ロードされる主記憶装置又は補助ストアから更に
４ワードを取出すための命令取出し操作を行う。所要数のデイスクリプタが一たん取出されてカ
ツシエ装置７５０が命令バツフアが使用可能であ
る（IBUFRDY＝１）ことを信号すると、ブロツ
ク７０４−１０２のハードウエア回路はポイント
Ｃにある。もしこの命令バツフアが使用不可能
（−）＝１であれば、ハードウエア回路
７０４−１０２はプロセサ７００がデイスクリプ
タを待機する制御状態FWF−DESCに切換る。
命令バツフアが使用可能（IBUFRDY＝１）であ
ると、ハードウエア回路は再びポイントＣにな
る。全てのEISタイプ命令（CCSコード110000−
111111）がポイントＣへの経路に従うことが判ろ
う。もし命令がビツト・タイプEIS命令（BIT＝
１）であることをCCSフイールドが示すならば、
ハードウエア回路７０４−１０２はFPOP操作サ
イクルを行うことなく制御状態（FESC）を切換
える。もしCCSシーケンス・フイールドが命令が
ビツト・タイプ・クラス（即ち、＝１）内に
含まれないことを示すならば、ハードウエア回路
７０４−１０２は１操作サイクルについて制御状
態FPOPに切換わる。EIS多重ワード命令内のデ
イスクリプタの数がFPOPサイクル数を決定する
ことが判るであろう。本発明の教示内容によれば、回路７０４−１０
２が制御状態FESCに切換わつて制御を実行制御
ストア７０１−２内のマイクロプログラム・ルー
チンに移させる前に、最大数のデイスクリプタが
ハードウエア制御下で処理される。これ等のデイ
スクリプタにおいてアドレス準備を必要とするこ
れ等のEIS多重ワード命令については、ハードウ
エア回路７０４−１０２は、プロセサ回路が制御
状態FESCに切換る前に第１と第２のデイスクリ
プタに対するアドレスを生成する２つのサイクル
を実行するためのFPOP制御状態を維持するので
ある。第７図からは、制御シーケンス・フイールドお
よび所要のアドレス準備のタイプにより規定され
る命令タイプに応じて、アドレス準備がこれ以上
ハードウエア制御下では継続しないことが決定さ
れる迄異なるデイスクリプタに対するアドレス準
備が進行することが判る。特に、FPOPサイクル
の間は、デイスクリプタが間接デイスクリプタで
あること（＝１）、デイスクリプタが間接長
さを指定しないこと（＝１）、およびハード
ウエア制御下で取扱うことができない（即ち、
FAFI＝１）他の異常な状況に加えてタイプ６デ
イスクリプタでないこと（6＝１）又はアド
レス準備がハードウエア制御下で完了されないこ
と（FINH−ADR＝１）について条件付けされ
た命令タイプNUM2乃至MVTを含む命令の各ク
ラスのデイスクリプタに対してアドレス準備が行
われる。ブロツク７０４−１０４の諸回路が信号
FINH−ADRを２進数零に強制する時、このこ
とはアドレス準備がマイクロプログラム制御下で
完了したこと、従つてFPOPサイクルの間は実施
される必要がないことを表示する。 FPOPサイクルの間アドレス準備が達成されて
中間の命令割込みの発生の如き特殊条件がない時
はブロツク７０４−１１０の諸回路は信号1
を２進数１に強制する。最後に、条件RDESC＝00はブロツク７０４−
１４２のフリツプフロツプの状態により規定さ
れ、プロセサ回路が最初のデイスクリプタのアド
レスを準備する第１のFPOPサイクルの発生を表
示する。現在関数ｆで定まるある特殊な条件がある場
合、ブロツク７０４−１０２のハードウエア回路
は制御状態FESCに切換る。このため、制御はマ
イクロプログラム制御下での命令の処理を継続す
るためECS制御ストア７０１−２に記憶されたル
ーチンへの移動が可能になる。更に、本発明の望ましい実施態様によれば、ブ
ロツク７０４−１０２の諸回路は、ハードウエア
制御下でEIS命令のための間接オペランド・デイ
スクリプタの処理のための制御状態FIDESCおよ
びFWF−IDESCを与えるフリツプフロツプを含
む。第１の間接デイスクプリタに対しては、１サイ
クルに対するＩサイクルの完了を保留し実行装置
７１４にその操作を完了させることが必要とな
る。Ｅサイクルが完了すると直ちに、ハードウエ
ア制御下のプロセサ回路は間接デイスクリプタを
取出す。更に詳細に述べれば、命令がEIS命令で
ありかつRSIRレジスタのビツト31が２進数１
（第９ｃ図参照）であることをCCSフイールドが
示す時、これはEIS命令の最初のデイスクリプタ
が間接オペランドであることを意味する。制御状態FPOAの間、ブロツク７０４−１０２
のハードウエア回路は１サイクルに対してＩサイ
クルの完了を保留する（即ち、HOLD−Ｉ＝
１）。即ち、ブロツク７０４−１０２に含まれる
制御フリツプフロツプFPOAIDは第１のクロツ
ク・パルスに応答して２進数１に切換えられ、こ
れは信号〔HOLDI00を２進数零に強制する。次
のクロツク・パルスの発生と同時に、FPOAID
フリツプフロツプは２進数零にリセツトされ、こ
れが信号〔HOLDI00を２進数１に強制させるの
である（「ハードワイアド制御状態の動作」項の
FPOA制御状態下にリストされた数式参照のこ
と）。残りのEISデイスクリプタについては、ブロツ
ク７０４−１０２のハードウエア回路は制御状態
FPOAに続くこれ以上のＩサイクルの完了を保持
しない。第７図からはこの制御状態FPOPに入る
ことが判る。しかし、ブロツク７０４−１０２の
ハードウエア回路は間接デイスクリプタの検出と
同時に即時制御状態FIDESCへ切換る。この状態
の後には、制御状態FWF−IDESCへの切換えお
よび最初の間接オペランド・デイスクリプタの処
理を完了する制御状態FPOPへの戻り操作が続
く。これ等の状態は、間接オペランドを有する如
き命令ワードのMFフイールドにより指定される
各デイスクリプタ・ワードに対して反復される。
（第９ｂ図参照）。 EIS命令以外の命令について考察すれば、第７
図からは、CCSシーケンス・フイールドが命令が
拡張クラス内又は転送クラス内にあつて間接アド
レス変更を要求することを表示する時、ハードウ
エア回路７０４−１０２が即時制御状態FPOAか
らFESC制御状態に切換ることが判る。前述の如
く、制御はECS制御ストア７０１−２に記憶され
る適当なマイクロプログラム・ルーチンに移され
る。この後、命令の処理はマイクロプログラムの
制御下で進行する。第７図に示す如く、あるマイ
クロ命令の発生はハードウエア回路７０４−１０
２をして制御状態FPOPに切換えさせる。制御を移転するための構成および制御が移され
る条件については本文中でこれ以上論述する必要
はない。しかし、これ以上の内容については頭書
に列記した関連出願を参照され度い。本発明の目
的のためには、ブロツク７０４−１０２のハード
ウエア回路がパイプライン操作モードにおいては
実行できないあるタイプの命令の完了のため制御
をECS制御ストア７０１−２に送ることのみを理
解しさえすればよい。前述の命令には、EISタイプの命令と共にブロ
ツク７０４−１０２のハードウエア回路がその処
理中制御状態に切換る如き命令が含まれる。本発
明によれば、CCSシーケンス・フイールドの特定
のコーデイングはある命令がパイプライン操作モ
ードにおいて実行できるかどうかをプロセサ７０
０に早期に検出させることが判るであろう。又、第７図からは、間接アドレス指定を必要と
し更に拡張クラス内には含まれない（＝１）
転送クラスの命令（＝１）以外の非EISタイ
プの命令が、ブロツク７０４−１０２のハードウ
エア制御回路を制御状態FWF−INDに切換えさ
せる経路に続くことも判る。２倍実行および反復
命令XED、RPTについては、ハードウエア制御
回路７０４−１０２は制御ストアFESCに切換
る。その後、間接アドレス準備操作がマイクロプ
ログラム制御下で行われる。本発明の望ましい実施状態によれば、第９ａ図
に示す様式を有する各命令に対する間接アドレス
変更操作はハードウエア制御下で行われる。これ
等の操作には、REGISTER THEN
INDIRECT（RI）、INDIRECT THEN
REGISTER（IR）およびINDIRECT THEN
TALLY（IT）が含まれる。間接指向以外を必要
とする他のITアドレス変更操作はマイクロプロ
グラム制御下で行われる。第７図から判るように、REGISTER
INDIRECTアドレス変更が要求される時（即ち、
TMフイールドがREGISTER THEN
INDIRECTタイプの変更を指定する時）、ブロツ
ク７０４−１０２のハードウエア制御回路は、命
令が２倍実行又は反復命令でない（即ち、RI・
XED・RPTS＝１）ことをCCSフイールドが表
示することを前提として、FWF−IND制御状態
からFPOA制御状態に切換る。 RIアドレス変更は2T操作である（即ち、
FPOA（RI）→FWF−INT→FPOA）。制御状態
FPOAの間、RSIRレジスタ７０４−１５８の命
令ワード内容のTM部分がRIアドレス変更を表示
する時は、プロセサ回路はCCSフイールド・アド
レスの第３ｂ図のECSアドレス・レジスタ７０１
−１０へのローデイングを禁止する。プロセサ７
００は、Ｒタイプの変更下で生じる有効アドレス
により指定される間接ワードをメモリーから取出
す動作を行う（即ち、本文に説明した如く単一読
出しメモリー指令を生じる）。制御状態FWF−INTの間、ハードウエア制御
下のプロセサ７００は、第９ｄ図に示す様式を有
する間接ワードについてカツシエ装置７５０から
転入してブロツク７０４−１１０のRIフリツプ
フロツプを２進数１に強制する。RIフリツプフ
ロツプは次のFPOA制御状態の間２進数１の状態
を維持する。このフリツプフロツプは、メモリー
から取出された間接ワードがそのARビツト29を
２進数１にセツトさせる（第９ｄ図参照）ため、
R29レジスタ７０４−１６２を２進数零に強制す
るために使用される。第７図から判るように、命令のTMフイールド
がINDIRECT THEN REGISTERアドレス間
接変更を指定し、かつこの命令が２倍実行又は反
復命令以外である（即ち、（IR＋FIR）・・
RPTS＝１）時、ブロツク７０４−１０２のハー
ドウエア制御回路がFWF IND制御状態から
FIRT制御状態に切換る。IR変更は3T操作であ
る（即ち、FPOA（IR）→FWF−IND→FIRT→
FPOA）。PI変更に関して説明した同じ操作が制
御状態FPOAの間実施される。制御状態FWF−INDの間、制御状態フリツプ
フロツプFIRTおよびFIRフリツプフロツプが２
進数１に強制される。この状態に続いて
RRDXASレジスタ７０４−１５９に保管された
RRDXAレジスタ７０４−１５８の元の内容が間
接ワードにより指定されるアドレス変更がＲ又は
ITタイプのいずれかであるRRDXAレジスタ７
０４−１５８に移される制御状態FIRTが生じ
る。この時点で有効アドレスの生成が完了する
（最後の間接指向動作）。又、制御フリツプフロツプFIRLは２進数１に
強制される。FIRL（フリツプフロツプ間接最終）
フリツプフロツプは次のFPOA制御状態の持続期
間中２進数１の状態を維持する。この操作は完了
しないため、FIRフリツプフロツプは制御状態
FPOAの間２進数１の状態を維持する。次の制御状態FPOAの間、FIRLフリツプフロ
ツプはR29レジスタ７０４−１６２とRSIRタツ
グ・ビツト30〜31を２進数零に強制する。これが
その命令に対するＩ操作サイクルを完了する。
INDIRECT THEN TALLYアドレス変更を要
求する非２信実行又は反復命令の場合にも同様な
シーケンスが続く。これは3T操作である（即ち、
FPOA（IT）→FWF−IND→FIT−Ｉ→FPOA）。
制御状態FWF−INDの間、間接ワードのプロセ
サ・レジスタへのローデイング（即ち、ZDI→
RSIR、RDIおよびRRDX−Ａ、R29）に加えて、
制御状態フリツプフロツプFIT−Ｉは２進数１に
強制され、RRDXASレジスタ７０４−１５９は
零に強制される。制御状態FIT−Ｉの間、RRDXASレジスタ７
０４−１５９の零内容はRRDXAレジスタ７０４
−１５８にロードされる。又、FIRLフリツプフ
ロツプは２進数１に強制される。前述の制御状態
と同様に、R29レジスタ７０４−１６２とRSIR
タツグ・ビツト30〜31がRIRLフリツプフロツプ
によつて２進数零に強制される。「ハードワイア
ド制御状態の動作」項では前述の諸操作を更に詳
細に例示している。第７図から判るように、拡張クラス内にはなく
又有効アドレスの生成を要求しない（・
ESC・EA）非EISタイプ命令がポイントXXへの
経路に従う。これ等の命令は第１０ａ図の様式を
有し、それ等のTAGフイールドのTM部分は非
間接指向（即ち、00コード）を指定するよう符号
化される。前述の如く、ある命令のTM部分は
FPOAの間の間接指向についてテストされ、間接
指向が指定されなければ制御フラツプ〔EAが２
進数１の状態に強制される。第７図から判るように、この経路に従う各種グ
ループの命令は、グループＡ、グループＢ、グル
ープＣ、TRF、STR−SGL、STR−HWHおよ
びSTR−DBL内に表記されたシーケンスを指定
するよう符号化されたCCSシーケンス・フイール
ドを照合する命令である。グループＡシーケンス
を要求する命令は、その処理がポイントＢに達し
た命令と共に、ポイントXXXへの経路に従う。
第７図のポイントXXXは、プロセサ７００が命
令のＩサイクル処理を完了し、次いで処理のため
Ｉバツフアから次の命令を取出さねばならないポ
イントを示す。これができる前に、プロセサ７０
０は丁度完了した命令がこれに２倍実行又は反復
ループを入れない（即ち命令がXED又はRPT命
令でない）ことを確認しなければならない。もし
プロセサ７００がループに入れられるとすれば、
ブロツク７０４−１０２のハードウエア回路は制
御状態FESCが続く制御状態FXRPTに切換る。
これは、プロセサ７００が次の命令を取出さず、
その代りに次の操作がマイクロプログラムの制御
下で実施されるECS制御ストア７０１−２に制御
が移されることを保証する。特に、制御状態
FXRPTの間、プロセサ７００はハードワイアド
制御下でECS制御ストア７０１−２を適当なアド
レスに強制し、制御状態FESCの間制御をハード
ウエア回路から移すのである。命令が２倍実行又は反復タイプ命令でなく、制
御フラツグSTR−CPRが２進数１にセツトされ
命令バツフアがストア操作の故に再びロードされ
ねばならないことをCCSシーケンス・フイールド
が表示する時、ブロツク７０４−１０２のハード
ウエア回路は制御状態FPI−INITに切換る。カ
ツシエ指令のアドレスが命令ブロツクのアドレス
と等しい時、STR−CPRフラツグはカツシエ書
込み操作の間２進数１にカツトされる。この状態
においては、プロセサ７００はブロツク７０４−
１２８の回路を介して命令バツフアを初期設定す
る。その後、ブロツク７０４−１０２のハードウ
エア回路は制御状態FPIM−２に切換り次の命令
を取出す。この状態の後には、第７図に示される
如く制御状態FPOAへの戻しが続いている。命令が２倍実行又は反復命令のいずれでもな
く、又命令バツフアがストア比較操作（〔−
CPR＝１）の故に再びロードされる必要がない
ことをCCSシーケンス・フイールドが示す時は、
ブロツク７０４−１０２のハードウエア回路が図
示の如く状態FPIM−１、FPOAおよびFWF−
IBUFの１つに切換る。命令バツフアが空である
（IBUF−EMPTY＝１）場合には、前記ハード
ウエア回路は制御状態FPIM−１に切換り、命令
の取出しが命令バツフアの充填を行うのを可能に
する。命令バツフアが充填された後、ブロツク７
０４−１０２のハードウエア回路は制御状態
FPOAに切換り次の命令の処理を開始する。バツ
フアが空でない場合（−＝１）で
あつてしかも次の命令からの読出しの用意がある
（IBUFRDY＝１）場合、ブロツク７０４−１０
２のハードウエア回路は即時制御状態FPOAに切
換る。第７図からは、命令バツフアが使用可能状態に
ない（＝１）場合、ブロツク７０４−
１０２のハードウエア回路はFWF−IBUF制御状
態に切換り、命令バツフアが使用可能状態になる
（IBUF−RDY＝１）迄この状態を維持すること
が判る。使用可能の状態なる時、ブロツク７０４
−１０２のハードウエア回路は制御状態FPOAに
切換る。グループＢに表記されたシーケンスを指定する
よう符号化されたCCSフイールドを照合する命令
が、ブロツク７０４−１０２のハードウエア回路
が制御状態FPOAから制御状態FESCへ切換るグ
ループＢとラベルされた経路に従うことが判るで
あろう。同様に、グループＣに表記されたシーケ
ンスを指定するようう符号化されたCCSフイール
ドを照合する命令は、ブロツク７０４−１０２の
ハードウエア回路を制御状態FESCが続く制御状
態FDELに切換えさせる。いずれの場合にもこれ
等の命令は、ハードウエア制御下ではプロセサ７
００によつて実行できないがその処理を完了する
ためあるマイクロ命令ルーチンを必要とする操作
を必要とする。第７図から判るように、STR−SGL又はSTR
−HWUシーケンスを指定するよう符号化された
CCSフイールドを照合する命令は、それ等が文字
アドレス変更を要求しない（＝１）こと
を前提にしてハードウエア制御下で処理される。
このような場合には、ブロツク７０４−１０２の
ハードウエア回路は制御ストアFSTRに切換る。 CCSフイールド・コードを照合するこれ等の命
令がSTR−DBLシーケンスを指定するため、ブ
ロツク７０４−１０２のハードウエア回路は制御
状態FPOAから制御状態FSTRが続く制御状態
FSTR−DBLに切換る。前述の３つのタイプの
シーケンスの各々においては、ブロツク７０４−
１０２のハードウエア回路は命令バツフアから次
の命令を取出すためのポイントＢに戻る経路に従
う。望ましい実施態様によれば、CCSフイールドが
クラス内のTSX命令を指定するよう符号化され
る時TSXnとラベルされた経路に従う。最初はこ
の経路はESC−EAクラス内の命令が従う経路と
同じである。従つて、有効アドレスを生成する際
の同様な操作が制御状態FPOAの間にプロセサ７
００により実施される。更に、命令カウンタは１
だけ増分されることにより更新される。次にブロツク７０４−１０２のハードウエア回
路は制御状態FTSX1に切換る。この状態の間、
更新された命令カウンタ内容はRDIレジスタ７０
４−１６４にロードされる。ブロツク７０４−１
０２のハードウエア回路は制御フラツグ・フリツ
プフロツプFTSX2を２進数１に切換え、その後
制御状態FPI−INITに切換る。制御フラツグ・
フリツプフロツプFTSX2はプロセサ７００をし
て制御状態FPOAの間生成され制御状態FPI−
INITの間TEA0に記憶された有効アドレスを照
合させる。通常、制御状態FPI−INITの間プロ
セサ７００はアドレス値IC＋０＋０を照合する
ことが判ろう。次に、ブロツク７０４−１０２の
ハードウエア回路は制御状態FPOAが続く制御状
態FPIM−２に切換る。第７図はＩ操作サイクルに関するハードウエア
操作を示すのみであることが判ろう。前述の如
く、ある命令の処理はハードウエア制御下で可能
な限り実施される。命令がCCSフイールドにより
指定される如く帰属するクラスに応じて、FPOA
制御状態およびそれ以降の制御状態の間に行われ
る操作を確保する。本文に説明するように、又
「ハードワイアド制御状態の動作」項から判るよ
うに、ブロツク７０４−１０２のハードウエア回
路は、CCSシーケンス・フイールドのコーデイン
グの一関数として、制御状態FPOAの間適当なタ
イプのカツシエ指令を生成する。この動作は第７
図の制御状態において生じる他の動作と共に次項
において示される如くである。ハードワイアド制御状態の動作 FPOA制御状態１もし−＝１ならば〔Ｙ（29）＋Ｘ（RRDX−Ａ）＋ADR（29）〕→
ASEA；〔Ｙ（29）＋Ｘ（RRDX−Ａ）＋ADR（29）〕＋
ZBASE→ASFA；もしRSIR_30-31＝00ならば１→EA；^*(注) もしRSIR_30-31≠00ならば０→EA；RBAS−
Ａ（29）→RSPP；２もしFINH−ADR＝１ならば〔０＋０＋REA−Ｔ〕→ASEA；〔０＋０＋REA−Ｔ〕＋ZBASE→ASFA；
１→EA (注)カツコ記号（〔）は簡略にするため全て
のEA項から外してある３ ASEA→REA；ASFA→RADO 〔SCACHE−REG＝１４もし−＝１ならば０→FTNGO ５もしFMSK−29＝１ならばMASK R29は０
へもしFIRL＝１ならばMASK RSIR 30、31
は00へ０→FIR ０→FRI ０→FIRL ６もし（FTRF−TST・〔）・・
EA・＝１であつてもしEA・（LD−SGL＋LD−HWU＋RD−
CLR＋EFF−ADR＋NO−OP）ならば１→
END；又もしEA・（STR−SGL＋STR−HWU＋
STR−DBL）＝１ならば ZREG→RRDX−Ａ；０→R29；又もしTSXn・EA＝１ならばIC＋１→IC CCS→CCS−REG；CCS−O_0-1→RTYP_0-1
又もしEA〔DEL−STR−SGL＋DEL−STR−
DBL＋TSXn＋INST−GR〕＋〔・〕＝
１但しINST−GR＝LD−SGL−ESC＋LD−
DBL−ESC＋LD−HWU−ESC＋EFF−ADR
−ESC＋ESC−EAならば00→RBAS−Ｂ７もし−・TRF・EA＝１ならばａ〔INIT−IBUF＝１；ｂ CCS→CCS−REG；８もしFTRF−TST・〔・EISでもしFREQ−DIR＝１ならば〔HOLD Ｉ＝
１もし−＝１ならばRBIR_27-35→
ZIDD_27-35→R29、RRDX−Ａ、FID、FRL；もしBIT＝１ならば01→RTYP_0-1；もしMTM−MTR＝１ならば00→
RTYP_0-1；もし・−＝、１ならばZIB
→RTYP_0-1 RIR₃₀→FAFI； ZIB→RSIR、RBAS−Ａ；もし（−）・（IBUF−RDY）＝
１ならば −＝１従つて〔READ−IBUF／
ZIB（CUR）＝１ FTRF−TST＝１従つて〔READ−IBUF／
ZIB（OPS）＝１ CCS→CCS−REG ９もし−・RSIR₃₁ならばHOLD−Ｉ
→１もし−・RSIR₃₁・〔−なら
ば１−FPOA−ID；もしFPOA−ID・〔−ならば０→
FPOA−ID 10 もしFTRF−TST＝１であつてもし〔TRGO＝１ならばトグルFABUF−
ACTV；もしXED−RPTS＝１ならば１→FTRGP もし〔＝１ならば〔RDI／ZRESB＝１ 11 〔＝１ならば禁止ICストローブ；１→FTNGO 12 ０→FTRF−TST DMEMおよび制御状態FPOAの間に生成された
値 FPOAに対する〔MEM、〔SZ もしFTRF−TST・〔＝１ならば
〔MEM＝NONE；もし（−＋〔TRGO）・ESC＝１な
らば〔MEM＝NONE；もし（−〔TRGO）・EIS＝１なら
ば〔MEM＝NONE；もし（−＋〔TRGO）・・
・
EA＝１ならば〔MEM＝単一読出し〔SZ＝Sg₁； −＋〔TRGO）・EA もしESC−EA＋DEL−STR−SGL＋TSXn＋
DEL−STR−DBL＋NO−OP＝１ならば
〔MEM＝NONE；もしLD−SGL＋LD−SGL−ESC＋LD−SGL
−DELならば・RRDX−Ａ＝・＝１又
〔MEM＝単一読出し；〔SZ＝Sg₁；・RRDX−Ａ＝DU＝１ならば
〔MEM＝直接；〔SZ＝HWU；・RRDX−Ａ＝DL＝１ならば
〔MEM＝直接；〔SZ＝HWL； FCHAR＝１ならば〔MEM＝NONE もしLD−HWU＋LD−HWU−ESC＋LD−
HWU−DEL＝１ならば RRDX−Ａ＝・＝１又〔MEM＝単一読
出し；〔SZ＝HWU RRDX−Ａ＝DU＝１ならば〔MEM＝直接；
〔SZ＝HWU RRDX−Ａ＝DL＝１ならば〔MEM＝直接；
〔SZ＝ZERO もしSTR−SGL＝１ならばもし＝１ならば〔MEM＝単一書込
み；〔SZ＝Sg₁又もしFCHAR＝１ならば〔MEM＝NONE もしTRF＝１ならばもし−・FABUF−ACTV＝１な
らば〔MEM＝INST.FETCH−１；〔SZ＝Ｂ又もし−・−＝１な
らば〔MEM＝INST・FETCH−１；〔SZ＝Ａ又もしFTRF−TST＝１ならば〔MEM＝
NONE もしEFF−ADR＋EFF−ADR−ESC＝１なら
ば〔MEM＝直接；〔SZ＝HWU もしLD−DBL＋LD−DBL−ESC＋LD−DBL
−FP−ESC＝１ならば〔MEM＝２倍読出しもしRD−CLR＝１ならば〔MEM＝読出しク
リアもしSTR−DBL＝１ならば〔MEM＝２倍書
込み；〔SZ＝DBL もしSTR−HWU＝１ならば〔MEM＝単一書
込み；〔SZ＝HWU もしLD／STR−SGL−ESC＝１ならば
〔MEM＝単一読出し；〔SZ＝Sg₁；〔Ｒ／Ｗ＝１もしLD／STR−HWU−ESC＝１ならば
〔MEM＝単一読出し；〔SZ＝HWU；〔Ｒ／Ｗ＝１ FSTR制御状態１ REG（RRDX−Ａ）→ZX；２〔ENAB−ZX−A2＝１；３ ZX、ZX−A2→ZDO；４ ZRESB→RADO；５ END＝1. FSTR−DBL制御状態１ REG（RRDX−Ａ）→ZX；２〔ENAB−ZX−A2＝１；３ ZX、ZX−A2→ZDO；４ ZRESB→RADO；５ 0010→RRDX−Ａ；６１→R29. FESC制御状態１もし〔DIBUF／PIPE＝10＋11又は〔PIPE
＝001＋100〕ならば〔END＝1. ２もし〔DIBUF／PIPE＝11又は〔PIPE＝
100〕ならば１→FWF−REL. FWF−IND制御状態 ZDI→RDI もし（RI＋IR＋IT−Ｉ）＝１ならばZDI→
RSIR ZDI→RRDX−Ａ、R29 もしRI・（−）＝１ならば１→FRI もし（IT−Ｉ）・――‖―＝１ならば０→
RRDXAS_0-3 もしIR・――‖―＝１ならばRRDX−Ａ→
ZRDXS_0-3及び１→FIR. FIT−Ｉ制御状態１ RRDXAS→RRDX−A_0-3 ２１→FIRL FIRT制御状態１もし−31＝１ならばRRDXAS→
RRDX−Ａおよび１→FIRL FXRPT制御状態１ CCS→CCG−REG FTSX1制御状態１ IC→ZX ２ ZX→ZDO ３ ZRESB→RDI ４１→FTSX2 FDEL制御状態１〔０＋０＋REA−Ｔ〕→ASEA；および〔０＋０＋REA−Ｔ〕＋ZBASE→ASFA. ２ ASEA→REA；ASFA→RADO；および ZBASE_33-35→RBASE_33-35；および３〔SCACHE−REG＝1. ４もしDEL−STR−SGL＝１ならば〔MEM
＝WRITE SGL；〔SZ＝SGL. ５もしDEL−STR−DBL＝１ならば〔MEM
＝WRITE DBL；〔SZ＝DBL. ６もし−−・−−

＝１ならば〔MEM＝NONE. ７もしLD−SGL−DEL＋LD−DBL＋LD−
HWU−DEL＝１ならば〔END FPI−INIT制御状態１もし2＝１ならば〔０＋RIC＋０〕→
ASEA；もしFTSX2＝１ならば〔０＋０＋REA−
Ｔ〕→ASEA； ASEA＋ZBASE→ASFA. ２０→FTSX2 ３ ASEA→RDA；ASFA→RADO. ４〔SCACHE−REG＝1. ５ ASEA→REA−T. ６トグルFABUF−ACTV. ７〔MEM＝INST−FETCH1. ８〔INIT−IBUF−OPS＝1. FTRT制御状態１〔４＋０＋REA−Ｔ〕→ASEAおよび〔４＋０＋REA−Ｔ〕＋ABASE→ASEA. ２ ASEA→REA；ASFA→RADO（強制 00→
RADO_32-33）．３〔SCACHE−REG＝1. ４ RBAS−Ｂ→ZBAS−Ｃ；Ｏ、REA→RDI；
１→FTRF−TST. ５ ZDI→RBIR、RSIR、RBAS−Ａ、RRDX−
Ａ、R29. ６〔READ−IBUF／ZIB（OPS）＝1. FTRF−NG制御状態１〔０＋０＋REA−Ｔ〕→ASEA；および〔０＋０＋REA−Ｔ〕＋ZBASE→ASFA. ２〔END＝1. FPIM−１制御状態１〔４＋０＋REA−Ｔ〕→ASEAおよび〔４（強制 00→RADO_32-33）＋０＋REA−
Ｔ〕＋ZBASE→ASFA. ２ ASEA→REA；ASFA→RADO（強制 00→
RADO_32-33）および〔SCACHE−REG＝1. ３ ASEA→REA−Ｔ；および MEM＝INST−FETCH1；および RBAS−Ｂ→ZBAS−C. FPIM−２制御状態１〔４＋０＋REA−Ｔ→ASEA. ２ ASEA→REA；およびASFA→RADO（強制
00→RADO_32-33）；および〔SCACHE−REG. ３もし−27＝１ならばASEA→REA−
Ｔ；ASFA、ZWS→RIB−VA、RIB−WS；
および〔MEM＝INST−FETCH2；IPTR−CUR
−SEL→〔SZ；およびもしAGFA−C27＝１ならば〔MEM＝
NONE；および RBAS−Ｂ→ZBAS−Ｃ、および ZDI→RBIR、RSIR、RBAS−Ａ、RRDX−
Ａ、R29、および〔READ−IBUF／ZIB＝1. FWF−IBUF制御状態１もしIBUF−RDY＝１ならば〔READ−
IBUF／ZIB（CUR）およびZIB→RBIR、
RSIR、RBAS−Ａ、RRDX−Ａ、R29. FPIM−EIS制御状態１〔４＋０＋REA−Ｔ〕→ASEA；および〔４＋０＋REA−Ｔ〕＋ZBASE→ASFA. ２ ASEA→REA、およびASFA→RADO
（force 00→RADO_32-33）；〔SCACHE−REG＝1. ３ ASEA→REA−Ｔ；および〔MEM＝INST
−FETCH1；および RBAS−Ｂ→ZBAS−Ｃ；ASFA−C27→
FEIS−STR−CPR；および ZIB→RSIR、RBAS−Ａ；およびもし・−＝１ならばZIB→
RTYP_0-1；およびもしIBUF−RDY＝１ならば〔READ−
IBUF／ZIB、およびCCS→CCS−REG. FWF−DESC制御状態１もしIBUF−RDY＝１ならば〔READ−
IBUF／ZIB；およびCCS→CCS−REG. ZIB→RSIR、RBAS−Ａ；およびもし・−＝１ならばZIB→
RTYP_0-1. FPOP制御状態１もし−＝１ならば〔Ｙ（29）EIS＋Ｘ（RRDX−Ａ、RTYP、
FNUM）＋ADR（29、RTYP₀）〕→ASEA；〔Ｙ（29）EIS＋Ｘ（RRDX−Ａ、RTYP、
FNUM）＋ADR（29、RTYP₀）〕＋ZBASE→
ASFA. ２もしFINH−ADR＝１ならば〔０＋０＋REA−Ｔ〕→ASEA；〔０＋０＋REA−Ｔ〕＋ZBASE→ASFA. ３もしFID＝１ならば HOLD−Ｅ＝１ RSIR→ZIDO ZIDO→RRDX−Ａ、R29 ４ ASEA→REA；ASFA→RADO；〔SCACHE−REG＝１；もし−＝１ならばZIN→RLEN ５ ASEA→REA−Ｔ（RDESC）；〔FID＋FRL＋FAFI〕→FINDA；（TYP＝
６）・−→FINDC；＝９＋−→FINDB；
FINDC＋〔SET−FINDC→DINDC； FINDA＋〔SET−FINDA→DINDA； FINDB＋〔SET＋FINDB→DINDB. ６ RDESC＝00（第１デイスクリプタ）もし・＝１ならば RSIR_21-23→RIDW；RTYP_0-1→RTF1；もし−＝１ならばRSIR_24-35→
RXPA、RLN1 もし−＝１ならばASFA_34-35→
RP4 ASFA_34-35→RPOもし21＝１ならば
ASFA_34-36→RPOもしRSIR21＝1.ならばもし・EDIT＝１ならば RSIR_21-23→R1DW；RTYP_0-1→RTF1； ASFA_34-36→RCN1_0-2 RSIR_24-29→RXPA；もしFIG−LEN＝１ならばRSIR_30-35→
RLN1 もし₂₁＝１ならばASFA_34-35→RP0 もしRSIR₂₁＝１ならばASFA_34-36→RP0. もしFNUM＝１ならば RSIR_24-29→RXPA；RSIR_21-23→RIDW；
RTYP0（Ｏ）→RTF1；ASFA_34-36→RCN1_0-2 もし−＝１ならばRSIR_30-35→
RLN1 もし₂₁＝１ならばASFA_34-35→RP0 もしRSIR₂₁＝１ならばASFA_34-36→RP0. Ａもし．．・（＝６＋
FINH−ADR）〕＝１ならば１０→FINH−ADR、FIG−LEN ２もし−但しDREV＝MRL＋
TCTR＋SCAN−REV＝１ならば１＝
〔READ−IBUF／ZIB；ZIB→RSIR、
RBAS−Ａ；01→RDESC；もし
＝１ならばIR30→FAFI；もし＝１ならばRBIR_9-17→
ZIDD_27-35→R29、RRDX、Ａ、FID、
FRL；もしTRANC＝１ならばZIB→R29、
RRDX−Ａ；もし・・＝１なら
ばZIB→RTYP；もしEDIT＝１ならば０→FNUM. ３もし〔TCT＋SCAN−FWD＋MVT＋
CONV〕・〔_24-35＝０＋FIG−LEN〕・
FE11ならば MEM＝PRE−READ. ４もし（NUM2＋NUM3＋EDIT）
（_30-35＝０＋FIG−LEN）・11なら
ば〔MEM＝PRE−READ. ５もしMLR（_24-35＝０＋FIG−
LEN）・11＝１ならば（TYP＝９）・＝１ならば
〔MEM＝LD QUAD；１＝〔INIT−IBUF；又もし（TYP＝９・＝１ならば
〔MEM＝PRE−READ. ６もし（CMPC＋CMPCT）（ZLN_24-35＝
０＋FIG−LEN）・11＝１ならば
（TYP＝９）・＝１ならば〔MEM
＝RDSGL；〔SZ＝ZONED；（TYP＝９・＝１ならば
〔MEM＝PREREAD. ７もしOTHERWISE＝１ならば〔MEM
＝NONE. Ｂもし〔・・・（
＝
６＋FINH−ADR）〕＝１ならば１〔MEM＝NONE. ７ RDESC＝01（第２デイスクリプタ）もし・＝１ならば RSIR_21-23→R2DW、RTYP0−１→RTF2；もし−および21＝１ならばASFA_34-35→RP1 RSIR21＝１ならば ASFA_34-36→RP1 ASFA_33-35→RP6. もし・EDIT＝１ならば RSIR_21-23→R2DW、RTYP0−１→RTF2； ASFA_34-36→RCN2_0-2・もし−＝１ならばRSIR_30-35RLN2. もしFNUM＝１ならば RSIR_24-29→RXPB；RSIR_21-23→R2DW； RTYP0（０）→RTF2；ASFA_34-36→
RCN2_0-2. もし−＝１ならばRSIR_30-35→
RLN2. Ａもし・・・（＝６＋
FINH−ADR）＝１ならば１０→FINH−ADR、FIG−LEN. ２もし（NUM3＋EDIT）＝１ならば RBIR_0-8→ZIDD_27-35→R29、RRDX−
Ａ、FID、FRL；〔READ−IBUF／ZIB（CUR）；IR30→
FAFI ZIB→RSIR、RBAS−Ａ、RTYP. ３もし（NUM2＋NUM3＋EDIT）
（_30-35＝０＋FIG−LEN）・21なら
ば〔MEM＝PRE−READ、 10→RDESCもしNUM2＋NUM3.なら
ば４（_24-35＝０＋FIG−LEN）・FE21. ５もし（CMPC＋CMPCT）＝１ならば〔MEM＝PRE−RD. ６もしOTHERWISE＝１ならば〔MEM
＝NONE. Ｂもし・・（＝６＋
FINH−ADR）＝１ならば１〔MEM＝NONE. ８ RDESC＝10（第３デイスクリプタ）もし・＝１ならば RSIR_21-23→R1DW、もしRTYP0−１＝00
＝１ならば０→RTF3 もしRTYP0−１≠00＝１ならば０→RTF3 もし−＝１ならばRSIR_24-35→
RLN1 もし−＝１ならばASFA_34-35→
RP4；もしRSIR₂₁＝１ならばASFA_34-35→RPO もしRSIR₂₁＝１ならばASFA_34-36→RPO. もし・EDIT＝１ならば RSIR_21-23→R1DW、もしRTYP0−１＝00＝１ならば１→RTF3 もしRTYP0−１＝00≠１ならば０→RTF3 もし−＝１ならば RSIR_30-35→RLN1 もし₂₁＝１ならばASFA_34-35→RPO もしRSIR₂₁＝１ならばASFA_34-36→RPO. もしFNUM＝１ならばRSIR_21-23→R1DW；もしRTYP0＝０＝１ならば１→RTF3 もしRTYP0≠０＝１ならば０→RTF3 もし−＝１ならばRSIR_30-35→
RLN1 もし₂₁＝１ならばASFA_34-35→RPO もしRSIR₂₁＝１ならばASFA_34-36→RPO. Ａ〔・（TYP＝６＋FINH
−ADR）〕＝１ならば１〔MEM＝NONE. Ｂもし〔SET−FESC＝１ならば１→
FESCD. FIDESC制御状態１〔Ｙ（29）＋Ｘ（RRDX−Ａ）＋ADR（29）〕→
ASEA；〔Ｙ（29）＋Ｘ（RRDX−Ａ）＋ADR（29）〕＋
ZBASE→ASFA； ASEA→REA；ASFA→RADO；〔CACHE REG＝１；もし＋＝１ならば〔MEM＝READ−
SNGL；〔SZ＝SINGLE）；１〔HOLD−Ｅ；０
→FID；RBIR30→FAFI；もしRDESC＝00ならばRBIR_27-35→ZIDD→
R29、RRDX−Ａ、FRL；もしRDESC＝01ならばRBIR_9-17→ZIDD→
R29、RRDXA、FRL；もしRDESC＝10ならばRBIR_0-8→ZIDD→
R29、RRDX−Ａ、FRL. FWF−IDESC制御状態１ ZDI→RBIR、RBAS−Ａ； HOLD−Ｅ＝１もしRDESC＝00であつてもし・−＝１ならば ZDI＝RTYP もしRDESC＝01であつてもし（＋＋）＝１なら
ば ZDI→RTYP. もしRDESC＝10ならばZDI→RTYP 「ハードワイアド制御状態の動作」項に用いた用
語の省略１Ｙ（29）＝29＝RSIR_0-17→ZY R29＝RSIR₃，₃，₃，_3-17→ZY ２Ｙ（29）EIS＝29＝RSIR_0-20→ZY R29＝RSIR₃，₃，₃，_3-20→ZY ３Ｘ（RRDX−Ａ）＝₃₀＝ENAB−ZX、 RRDX−Ａの関数として RSIR₃₀＝DISABLE ZX ４ ADR（29）＝29＝０→ZZ_0-20 R29＝ZAR_0-19→ZZ_0-19;₀→ZZ₂₀ ５ RBAS−Ａ（29） RSPP＝29＝0010→RSPP_0-3 R29＝Ｉ、RBAS−A_0-2→RSPP_0-3 ６〔READ−IBUF／ ZIB（CUR）＝〔READ−IBUF／ZIB FABUF−ACTV＝０→DRDB −＝１→DRDB ７〔READ−IBUF／ ZIB（OPS）＝〔READ−IBUF／ZIB FABUF−ACTV＝１→DRDB −＝０→DRDB ８〔END＝もし
XECならば ZIB→RBIR、RSIR、RBAS−Ａ、RRDX−
Ａ、R29；もしFTRF−TST.〔TRGO＝１およびもし（−・IBRF−RDY）＝
１ならば〔READ−IBUF／ZIB（OPS）；もし−＝１ならばもし＋FTRFNG＝１ならばIC＋１→
IC；もしEIS・＝１ならばIC＋CCS−
R_1-3→IC；もし−・IBUF−RDY）＝１
ならば〔READ−IBUF／ZIB（CUR）；もし−＝１ならば０→FINH−
ADR. ９ RI＝RSTR 30・31. 10 IR＝RSIR 30・31. 11 IT−Ｉ＝（RSIR 30・31）（RRDX−A0・
１・２・３）． 12 Ｘ（RRDX−Ａ、 RTYP、FNUM＝ENABLE ZX、RRDX−
Ａ、RTYP、FNUMの関数として 13 ADR（29、RTYP₀）＝29＝０→ZZ_0-20 R29＝ZAR_0-19→ZZ_0-19； RTYP₀＝ZAR20＋21.22＋21.23→ZZ20 ₀＝０→ZZ20. 14 ASEA→REA−Ｔ（RDESC）＝ASEA→REA−Ｔ RDESC＝00＝000→ZBAS−Ｃ RDESC＝01＝001→ZBAS−Ｃ RDESC＝10＝（01、FABUF−ACTV）→
ZBAS−C. 15 〔SRTYP−Ｂ＝もしBIT＝11→RTYP−
B_0-1 もし＝RTYP₀、RTYP₁・→
RTYP−B_0-1. 16 〔SCACHE−REG＝STROBE CACHE
CONTROL REGISTERS. 17 CCS→CCS−REG＝ZREG（CCS−Ｒ→
RREG→次のクロツチ・パルスに対する；
RRDX−Ｂ CCS−02→FNUM. 18 TYP9＝RTYP₀₁＋RTYP０・FNUM. 19 TYP6＝RTYP₀₁・．「システム動作」次に本発明の装置の作用についていくつかの異
なるタイプの命令に関して説明する。特に第８図
との関連において論述する第１の事例として、命
令バツフアは、対Ａ加算（ADA）命令と、対Ａ
記憶（STA）命令と、ロード・インジケータ
（LDI）命令とロードＡ（LDA）命令に対応する
４つの命令を含むものとする。各命令は第１０ａ
図に示す様式を有する。説明および前の記述を容
易にするため、４つの命令の各々のTAGフイー
ルドのTM部分は関接アドレス操作を指定しない
ものと仮定する。又、命令DIRECTUPPER
（DU）タイプおよびDIRECTLOWER（DL）タイ
プの操作を指定しないものと仮定する。望ましい実施態様によるADA、STA、LD1、
およびLDA命令の操作コードは、下記のコード
即ち000000、010000、000010、および000000をそ
れぞれ有するCCSSフイールドを含むCCS制御ス
トア７０１−２における場所を照合する。このこ
とは、ADAおよびLDA命令はLD−SGLクラス
内に含まれ、STA命令はSTR−SGLクラス内
に、又LDI命令はLD−SGL−ESCクラスに含ま
れることを意味する。ブロツク７０４−１０２の
ハードウエア回路によつてとられる種々の制御状
態およびパイプライン化モードにおいて４つの命
令を実行する際のＩ、ＣおよびＥ操作サイクルの
間に実施される操作については第８図に示す如く
である。第８図においては、プロセサ・ハードウエア回
路がＩサイクル操作を完了することが判る。第７
図においてとられる経路は、FPOA→ポイント
XXX→FPOAである。FPOA制御状態において
は、プロセサ７００はハードウエア制御下で指示
された操作を実施する。即ち、プロセサはR29レ
ジスタ７０４−１６２、RBAS−Ａレジスタ７０
４−１５６およびRRDX−Ａレジスタ７０４−
１５８の内容の一関数として有効アドレスを生成
する。その結果得る有効アドレスはREAレジス
タにロードされる。このアドレスは又基底アドレ
スに加算され、その後第３ｅ図のRADOレジス
タ７０４−４６にロードされる。命令タツグ・フ
イールド3tm部分が間接指向動作を指定しないた
め、制御フラツグEAは２進数１に強制される。
又、Ａレジスタを指定するコード（RBIR24〜
26）は第３ｇ図のRREGレジスタ７１４−４２に
ロードされる。前述の如く、ADA命令によつて照合される
CCSフイールドはLD−SGLシーケンスを指示す
るように符号化される。命令のタツグ・フイール
ドのtd部分はDU又はDL操作を指定しないため、
ブロツク７０４−１０８のプロセサ回路はハード
ウエア制御下でカツシエ装置７５０に対して発さ
れるべき単一読出し指令を生成する。更に詳細に説明すれば、RADOレジスタ７０
４−４６にロードされるデイスクリプタの絶対ア
ドレスに対応する生成されたアドレスは指令アド
レスとして作用する。更に、指令ビツト１〜４お
よびゾーン・ビツト５〜８は第３ｃ図の回路７０
４−１１８およびスイツチ７０４−４０により生
成される。これ等の信号はスイツチ７０４−４６
からのビツト１〜８の代りにスイツチ７０４−４
０を介して与えられ、ビツト０および９は零に強
制される。ゾーン・ビツト５〜８は読出し指令に
対して使用されないため２進数１にセツトされ
る。指令ビツト１〜４は、ブロツク７０４−１１
８のデコーダ回路により0111の指令コードに変換
される。この指令コードは、主記憶装置８００か
ら４ワードブロツクを取出すためのメモリー読出
しQUAD操作を指定する。 CCSフイールドおよびブロツク７０４−１０２
からの制御状態信号に応答してブロツク７０４−
１０８の諸回路はハードウエア・カツシエ・メモ
リー指令制御信号〔MEM0TB乃至〔MEM3TB
を生成するよう作用する。カツシエの単一読出し
指令の場合には、信号〔MEM0TB乃至
MEM3TBは「1000」のコードと対応する。本発
明の教示内容によれば、ブロツク７０４−１０８
の回路は下記の論理式に従つて信号〔MEM0−
TB乃至〔MEM3−TBを生成する。即ち、〔MEM0−TB＝FDEL・DELSTRG＋
TERMG・・・・＋TERMG・
FCHAR・EA・−・（STRG＋RDCLR＋
LDDBLG＋LDHWUG＋LDSGLG）．〔MEM1−TB＝FPOA・TRF・EA・
−TST＋FTRF＋FPIM−２＋FPI−INIT＋
FPIM−１＋FPIM−EIS＋FDEL・DELSTRG
＋FPOA・TERMG・EA・・STRG＋
EIS TERMA＋EIS TERMB. 〔MEM2−TB＝TERMG・EA・〔LDDBLG
＋STRDBL＋FDEL・DEL−STR−DBL〕＋EIS
TERMA＋EIS TERMB. 〔MEM3−TB＝FTRF＋FPIM2＋TERMG・
EA・〔（DU−DL）・＋RD−CLR＋
EFFADRG〕＋EISTERMA. 但しTERMG＝FPOA・（−＋
〔TRGO）； EIS TERMA＝FPOP・DESCO・FE11N・
（CMPC＋CMPCT＋SCAN−FWD＋MVT＋
TCT＋CONV＋DNUM2＋DNUM3＋EDIT）＋
EPOP・DESC1・FE2N（DNUM2＋DNUM3＋
EDIT＋CMPC＋CMPCT）；および、 EIS TERMB＝FPOP・DESCO、FE11N.
MLR. これ等の論理式は、DMEM回線に与えられた
CCSコードと指令信号間の関係を示すものであ
る。ブロツク７０４−１０８に含まれる他の回路は
CCSフイールドを復号し、RDIレジスタ７０４−
１６４のどの半分がロードされるべきかを表示す
る信号〔SZを生成する。信号〔SZは、これが
DIRECT UPPER（DU）操作又はDIRECT
LOWER（DL）操作又は単一操作であるかについ
ての情報を与えるサイズ・インジケータとして作
用する。単一読出し操作の場合には、信号〔SZ
は２進数零である。第８図から判るように、ブロツク７０４−１０
６の諸回路はレジスタ・ストローブ信号
〔CACHE−REGおよび〔CCSを２進数１に強制
する。信号〔CACHE−REGは単一読出し指令コ
ードをRMEMレジスタ７０４−１３０にロード
し、信号〔CCSは第３ｂ図のECSアドレス・レジ
スタ７０１−１０にロードされるべきバス７０４
−２０４を介して与えられるCCSワードのアドレ
スをロードする。RMEMレジスタ７０４−１３
０に記憶されたカツシエ指令コードはブロツク７
０４−１１８のデコーダ回路を介して回線
DMEMに与えられ、RADOレジスタ７０４−４
６へロードされた指令ワードはRADO／ZADO
回線を介してカツシエ装置７５０に与えられる。
又、デコーダ７０４−１２０は信号〔MEM0TB
乃至〔MEM3TBに応答してREQCACフリツプ
フロツプ７０４−１３４を２進数１に強制する。
これはカツシエ装置７５０にこの指令について信
号する。制御状態EPOAの間、プロセサはハード
ウエア制御下で〔END操作を実施するが、これ
においてはプロセサは命令カウンタを更新し、次
の命令（STA）をRBIR、RSIR、RBAS−Ａ、
RRBX−Ａ、およびR29レジスタにロードする。
又、ブロツク７０４−１０２のハードウエア回路
は制御状態EPOAに再び切換つて次の即ち第２の
操作サイクルの間STA命令の実行を開始する。 STA命令は完了のため２つのサイクルを要す
る。これにはEPOAサイクルとFSTRサイクルが
含まれる。第８図から判るように、プロセサ７０
０は第１のサイクルに関して説明した操作と同様
な操作を実施する。しかし、STA命令のopコー
ドは、STR−SGLシーケンスを指定するよう符
号化されたCCSフイールドを含む制御状態７０４
−２からある制御ワードの読出しを惹起する。従
つて、ブロツク７０４−１０８の諸回路は信号
〔MEM0TB乃至〔MEM3TBを単一書込み操作
を指定するコード「1100」に強制するよう作用す
る。信号〔SZは再び２進数零である。又、回線
ZDOを介してロードされるべきレジスタ（即ち、
Ａレジスタ）を指定する値はRRDX−Ａレジス
タ７０４−１５８に送られる。第２のサイクルの
終りに、ブロツク７０４−１０２のハードウエア
回路はSTA命令に対し処理するＩサイクルを継
続する制御状態FSTRに切換る。第８図から判るように、第２のEPOAサイクル
の間、カツシエ装置７５０はＩサイクル操作と平
行してカツシエ操作サイクルを実行する。要求さ
れたデータ・ワードがカツシエ・ストア７５０−
７００に存在するものと仮定すれば、カツシエ装
置７５０は要求されたワードを読出してこれを
ZDI回線に与える。プロセサ７００は、ブロツク
７０４−１０６のデコーダによつて生成されたス
トローブ信号に応答してデータ・ワードをRDIレ
ジスタ７０４−１６４にロードする。要求された
データ・ワードがカツシエ・ストア７５０−７０
０に存在しない時、プロセサ７００はカツシエ・
ストア７５０が主記憶装置８００からワードを取
出す迄その操作を停止することが判るであろう。
又、カツシエ・サイクルの間、プロセサ７００は
公知の方法で必要なバウンド・アンド・アクセ
ス・チエツクを行う。第８図から判るように、第２のサイクルの間、
プロセサ７００は又１つの実行サイクルを実施す
るが、これはアイドル・サイクルとなる。その理
由は、第１のサイクルにおいてプロセサ７００が
前の命令と競合していてCCSアドレスをECSアド
レス・レジスタ７０４−１０に転送するためであ
る。この転送が生じる迄プロセサ７００はアイド
ル状態を維持する。このアイドル・ザイクルの
間、CCSアドレスに指定された第６ｂ図に示され
た様式を有するマイクロ命令はECS出力レジスタ
７０１−４に読込まれる。又、プロセサ７００は
RREGレジスタ７１４−４２にロードされた内容
をRRDXBレジスタ７０４−１８９に転送する。
操作されるべき（即ち、加算演算実行装置７１４
内でレジスタを選択するのはこのレジスタの内容
である。次のサイクルの間、プロセサ７００は前
述の如くマイクロプログラムの制御下でADA命
令の実行を完了する。第８図から判るように、RRDX−Ａレジスタ
７０４−１５８に前以てロードされたレジスタは
ZXスイツチ７０４−５８を条件付けして記憶の
ためＡレジスタ７０４−５０の内容を選択する。
即ち、Ａレジスタ７０４−５０の内容は、ZDO
スイツチ７０４−３４０およびZRESBスイツチ
７１４−３８を介してRAD0レジスタ７０４−４
６にロードされる。第８図からは、プロセサ７０
０がプロセサのレジスタにロードされる命令バツ
フアから次の命令（LDI）を取出す別の〔END
操作を行うことが判る。又ブロツク７０４−１０
２のハードウエア回路はFSTRサイクルの終りに
制御状態FPOAに切換る。これによりSTA命令
に対するＩサイクル処理が完了する。第３のサイクルの間、カツシエ装置７５０はカ
ツシエ単一書込み指令に応答してデータ・ワード
を含むブロツクのアドレスがストア７５０−７０
０に存在するかどうかを決定する。存在すれば、
カツシエ装置７５０はこのデータ・ワードをスト
ア７５０−７００に書込むことによつてこのブロ
ツクを更新する。又、第８図から判るように、第
４のサイクルの間カツシエ装置７５０は、RAD0
レジスタ、ZACSW2スイツチ７５０−１７０お
よびスイツチ７５０−１７２を介して回線DTS
に与えられたデータ・ワードに沿つて書込み指令
を主記憶装置８００に送るのである。又、第３のサイクルにおいてはプロセサ７００
はマイクロプログラム制御下でADA命令を実行
する。即ち、第3g図の実行装置の加算器７１４
−２０は、NEB回線に与えられたRRDXBレジ
スタ内容の一関数として選択されたＡレジスタの
内容をRDI回線に与えられた記憶から読出された
値に加算する。その結果は、ZRESAバスおよび
スイツチ７１４−３６を介してRRDXBレジスタ
の内容の一関数として選択されたＡレジスタに送
られる。これによりADA命令のプロセサの実行
が完了する。第８図から判るように、STA命令
に対して読出されたCCSアドレスにより指定され
たマイクロ命令ワードはECS出力レジスタ７０１
−４に送られる。プロセサ７００が殆んど完全に
ハードウエア制御下でSTA命令の実行を実質的
に完了するため、読出されたマイクロ命令ワード
はサイクル４に示される如き操作を指定すること
はない。第４サイクルの間、プロセサ７００はLDI命令
に対するＩ操作サイクルを開始する。命令のオペ
レーシヨン・コードは、この命令がLD−SGL−
ESCクラス内にあることを指示するよう符号化さ
れたCCSフイールドを含むCCSワードを照合す
る。この命令は、プロセサ７００がパイプライン
操作モードで実行することが下可能ら3T命令で
ある。その理由は、その状態が後続のＥ操作サイ
クルの間変更され得るインジケータ・ビツトの値
をEIS命令が制御状態FPOAの間にテストするた
めである。従つて、プロセサ７００は、前述のイ
ンジケータ・ビツトの状態を変更できる全ての実
行装置命令が完全したことを確認する。これは、
制御状態FESCに切換えられたと同時にブロツク
７０４−１０２のハードウエア回路を開始させる
ことによつて行われ、本文に説明した如くマイク
ロプログラムの制御下でパイプライン処理を再開
する。第８図から判るように、制御状態FPOAの間、
プロセサ７００は第１のサイクルの間に実行され
た同じ一連の操作を実行する。又、プロセサ７０
０は、LDI命令のアドレス部分により指定される
データ・ワードからの読出しに対するカツシエ単
一読出し指令を生成する。データ・ワードがカツ
シエに存在するものとすると、カツシエ装置７５
０は次のカツシエ・サイクル（サイクル５）の間
にRDIレジスタ７０４−１６４をストア７５０−
７００から読出されたデータ・ワードでロードす
るように作用する。前述の如く、サイクル４の間は、カツシエ装置
７５０はカツシエ操作サイクルの間Ａレジスタの
内容を主記憶装置８００に送る。従つて何も行わ
れない。従つて、Ｅ操作サイクルの間何の操作も
実施される。しかし、LDI命令に応答して読出さ
れたCCSアドレスにより指定されるマイクロ命令
ワードはECS出力レジスタ７０１−４に送られ
る。第８図から判るように、ブロツク７０４−１０
２のハードウエア回路は、プロセサ７００に対し
てパイプラインの処理を再開することを信号する
ECS出力レジスタ７０１−４に対してマイクロ命
令ワードが読出される迄制御状態FESCを維持す
る。このことがサイクル５の間に生じるものと仮
定する。この時、プロセサ７００が〔END操作
を実施し、これにおいてLDA命令はＩバツフア
から取出されてプロセサのレジスタにロードされ
る。前述の如く、カツシエ・サイクルの間、インジ
ケータ・データ・ワードがRDIレジスタ７０４−
１６４にロードされる。又、起動パイプライン・
コードを含むマイクロ命令ワードは、サイクル５
のアイドルＥサイクルの間ECS制御ストア７０１
−２からECS出力レジスタ７０１−４へ読込まれ
る。第８図かから判るように、実行装置７１４
は、アイドル・サイクルの間に読出されたマイク
ロ命令ワードの制御下でインジケータ・レジスタ
７０１−４１へのインジケータ・データ・ワード
の転送と同時にLDI命令の実行を完了する。この
ワードに応答して、ブロツク７０４−１０２のハ
ードウエア回路は制御状態FPOAに切換わり、こ
れによつてパイプライン操作を再開する。 LDA命令のopコードは、LDA命令がLD−
SGLクラスにあることを指示するCCSコードを
含む制御ストア７０４−２からCCSワードを読出
させる。この命令がADA命令と同一クラスにあ
るため、パイプライン操作モードにおけるプロセ
サ７００がADA命令に関して論述したものと同
じ操作シーケンスを実行する。Ｅサイクルにおけ
る唯一の相異は別のマイクロ命令がCCSアドレス
によつて指定されることである。従つて、この命
令についてのこれ以上の論議は不必要と思われ
る。前述のことから、プロセサ７００がいかにして
パイプライン操作モードにおいて一連の命令を実
行するかが判る。前述の如く、本発明の望ましい
実施態様によりハードウエア制御下でプロセサ７
００ができるだけ多くの命令の実行が可能にな
る。更に、カツシエ操作サイクルを必要とするこ
となく命令の復号が容易になる。これ等の命令は
有効アドレス・クラスに含まれる命令（即ち、第
７図のポイントXXへの経路に従う命令）であ
る。例えば、ADA命令がDIRECT UPPER
（DU）操作又はDIRECT LOWER（DL）操作
（0011又は0111コード）を指示するtdフイールド
を有する時、ブロツク７０４−１０２のハードウ
エア回路は信号〔MEM〜OTB乃至〔MEM3TB
をコード「0001」に強制する。信号〔SZは10
（DU）又は11（DL）のいずれかのコードに強制
される。制御ストアFPOAの間、プロセサ７００はサイ
クル１に示されたものと同じ方法で有効アドレス
を生成する。しかし、カツシエ指令コードが直接
メモリー操作を指定するため、サイクル２の間に
はカツシエ装置７５０より実施されるカツシエ・
サイクルはない。即ち、この間隔においては、
REAレジスタ７０４−３１４の有効アドレス内
容が第３ｃ図のRDIレジスタ７０４−１６４にロ
ードされる。DU操作の間、RDIレジスタ７０４
−１６４のビツト位置０−17がREAレジスタ７
０４−３１４に記憶された有効アドレスでロード
される。DL操作の場合、ビツト位置18〜35は生
成された有効アドレスでロードされる。カツシ
エ・サイクルがないため、バウンド又はアクセ
ス・チエツクを実施する必要がない。第３ｃ図の
デコーダ７０４−１２０は、直接コードに応答し
てREQCACフリツプフロツプ７０４−１３４を
２進数１に切換えない。従つて、カツシエ装置７
５０は直接操作を指示するカツシエ指令コードに
応答せず、有効にバイパスされる。ブロツク７０
４−１０８および７０４−１２４のハードウエア
回路は、CCSコードに応答して、REAレジスタ
７０４−３１４の内容のRDIレジスタ７０４−１
６４への転送に必要とされる信号を生成するのみ
である。プロセサ７００は、前述の方法と同じ方法で有
効アドレス・クラスの他の命令を処理するよう作
用する。又、他の加算、ロードおよび記憶命令は
前に論述したADA、STAおよびLDA命令と同様
にパイプライン・モードで処理されることになろ
う。本発明の望ましい実施態様に対しては本発明の
教示内容から逸脱することなく多くの変更が可能
であることが判るであろう。付表単一ワード命令データ移動 LDA ロードＡ LDQ ロードＱ LDAQ ロードAQ LDAC ロードＡアンドクリア LDQC ロードＱアンドクリア LDXn ロードXn（ｎ＝０、１、…７） LXLn ロードXn フロムロワー
（ｎ、０、１、…７） LCA ロード補数Ａ LREG ロードレジスタ LCQ ロード補数Ｑ LCAQ ロード補数AQ LCXn ロード補数Xn（ｎ＝０、１、…
７） EAA 有効アドレス to Ａ EAQ 有効アドレス to Ｑ EAXn 有効アドレス to Xn（ｎ＝０、
１、…７） LDI ロードインジケータレジスタ STA ストアＡ STQ ストアＱ STAQ ストアAQ STXn ストア Xn into Upper（ｎ＝
０、１、…７） SXLn ストア Xn into Lower（ｎ＝
０、１、…７） REG ストアレジスタ STCA ストアキヤラクタオブＡ
（６ビツト） STCQ ストアキヤラクタオブＱ
（６ビツト） STBA ストアキヤラクタオブＡ
（９ビツト） STBQ ストアキヤラクタオブＱ
（９ビツト） STI ストアインジケータレジス
タ STT ストアタイマーレジスタ SBAR ストアベースアドレスレ
ジスタ STZ ストアゼロ STC1 ストア命令カウンタプラス
１ STC2 ストア命令カウンタプラス
２ ARS Ａ右方シフト QRS Ｑ右方シフト LRS ロング右方シフト ALS Ａ左方シフト QLS Ｑ左方シフト LLS ロング左方シフト ARL Ａ右方ロジツク QRL Ｑ右方ロジツク LRL ロング右方ロジツク ARL Ａ左方回転 QLR Ｑ左方回転 LLR ロング左方回転固定小数点演算 ADA アツド to Ａ ADQ アツド to Ｑ ADAQ アツド to AQ ADXn アツド to Xn（ｎ＝０、１、
ー７） ASA アツドストアド to Ａ ASQ アツドストアド to Ｑ ASXn アツドストアド to Xn（ｎ
＝０、１、…７） ADLA アツドロジツク to Ａ ADLQ アツドロジツク to Ｑ ADLAQ アツドロジツク to AQ ADLXn アツドロジツク to Xn（ｎ
＝０、２、…７） AWCA アツドウイズキヤリー to
Ａ AWCQ アツドウイズキヤリー to
Ｑ ADL アツドロー to AQ AOS アツドワン to ストレージ SBA サブトラクト from Ａ SBQ サブトラクト from Ｑ SBAQ サブトラクト from AQ SBXn サブトラクト from Xn（ｎ＝
０、１、…７） SSA サブトラクトストアド
from Ａ SSQ サブトラクトストアド
from Ｑ SSXn サブトラクトストアド
from Xn（ｎ＝０、１、…７） SBLA サブトラクトロジツク
from Ａ SBLQ サブトラクトロジツク
from Ｑ SBLAQ サブトラクトロジツク
from AQ SBLXn サブトラクトロジツク
from Xn（ｎ＝０、１、…７） SWCA サブトラクトウイズキヤリ
ー from Ａ SWCQ サブトラクトウイズキヤリ
ー from Ｑ MPY マルチプライインデジヤ MPF マルチプライフラクシヨン DIV デバイドインデジヤ DVF デバイドフラクシヨン NEG ニゲートＡ NEGL ニゲートロング論理演算 ANA AND to Ａ ANQ AND to Ｑ ANAQ AND to AQ ANXn AND to Xn（ｎ＝０、１、…
７） ANSA AND to ストレージＡ ANSQ AND to ストレージＱ ANSXn AND to ストレージXn（ｎ＝
０、１、…７） ORA OR to Ａ ORQ OR to Ｑ ORAQ OR to AQ ORXn OR to Xn（ｎ＝０、１、…７） ORSA OR to ストレージＡ ORSQ OR to ストレージＱ ORSXn OR to ストレージXn（ｎ＝
０、１、…７） ERA 排他的 OR to Ａ ERQ 排他的 OR to Ｑ ERAQ 排他的 OR to AQ ERXn 排他的 OR to Xn（ｎ＝０、
１、…７） ERSA 排他的 OR to ストレージＡ ERSQ 排他的 OR to ストレージＱ ERSXn 排他的 OR to ストレージ
Xn（ｎ＝０、１、…７）比較 CMPA 比較ウイズＡ CMPQ 比較ウイズＱ CMPAQ 比較ウイズ AQ CMPXn 比較ウイズ Xn（ｎ＝０、
１、…７） CWL 比較ウイズリミツト CMG 比較ウイズマグニチユード CMK 比較マスクド SZN セツトゼロネガテイブイ
ンジケータフロムメモリー SZNC セツトゼロネガテイブイ
ンジケータフロムストレージアンドク
リア CANA コンパラテイブ AND ウイ
ズＡ CANQ コンパラテイブ AND ウイ
ズＱ CANAQ コンパラテイブ AND ウイ
ズ AQ CANXn コンパラテイブ AND ウイ
ズ Xn（ｎ＝０、１、…７） CNAA コンパラテイブ NOT ウイ
ズＡ CNAQ コンパラテイブ NOT ウイ
ズＱ CNAAQ コンパラテイブ NOT ウイ
ズ AQ CNAXn コンパラテイブ NOT ウイ
ズ Xn（ｎ＝０、１、…７）浮動小数点 FLD フローテイングロード DFLD ２倍精度フローテイングロ
ード LDE ロード指数レジスタ FST フローテイングストア DFST ２倍精度フローテイングス
トア STE ストア指数レジスタ FSTR フローテイングストアラウ
ンデツド DFSTR ２倍精度フローテイングス
トアラウンデツデ FAD フローテイングアツド UFA アンノーマライズドフローテ
イングアツド DFAD ２倍精度フローテイングア
ツド DUFA ２倍精度アンノーマライズド
フローテイングアツド ADE アツド to 指数レジスタ FSB フローテイングサブトラクト UFS アンノーマライズドフローテ
イングサブトラクト DFSB ２倍精度フローテイングサ
ブトラクト DUFS ２倍精度アンノーマライズド
フローテイングサブトラクト FMP フローテイングマルチプライ UFM アンノーマライズドフローテ
イングマルチプライ DFMP ２倍精度フローテイングマ
ルチプライ DUFM ２倍精度アンノーマライズド
フローテイングマルチプライ FDV フローテイングデバイド FDI フローテイングデバイドイ
ンバーテツド DFDV ２倍精度フローテイングデ
バイド DFDI ２倍精度フローテイングデ
バイドインバーテツド FNEG フローテイングニゲート FNO フローテイングノーマライズ
ド FRD フローテイングラウンド DFRD ２倍精度フローテイングラ
ウンド FCMP フローテイング比較 FCMG フローテイング比較マグニチ
ユード DFCMP ２倍精度フローテイング比
較 DFCMG ２倍精度フローテイング比
較マグニチユード FSZN フローテイングセツトゼロ
アンドネガテイブインジケータフロム
メモリー制御の移転 TRM 無条件転送 TSXn 転送／セツトインデツクスレ
ジスタ TSS 転送／セツトスレーブ RET リターン TZE 転送 on ゼロ TNZ 転送 on ナツトゼロ TMI 転送 on マイナス TPL 転送 on プラス TRC 転送 on キヤリー TNC 転送 on ノーキヤリー TOV 転送 on オーバーフロー TEO 転送 on 指数オーバーフロ
ー TEU 転送 on 指数アンダーフロ
ー TTF 転送 on タリーランアウ
トインジケータ OFF TTN 転送 on タリーランアウ
トインジケータ ON TPNZ 転送 on プラスアンド
ノンゼロ TMOZ 転送 on マイナスオア
ゼロ TRTN 転送 on トランケーシヨン
インジケータ ON TRTF 転送 on トランケーシヨン
インジケータ OFF 雑 NOP ノーオペレーシヨン BCD バイナリー TO バイナリー
コーデツド−デシマル GTB グレー to バイナリー XEC 実行 XED 実行ダブル MME マスターモードエントリ DRL デレール RPT リピート RPD リピートダブル RPL リピートリンク RCCL リードカレンダクロツク SPL ストアポインターアンド
レングス LPL ロードポインターアンド
レングスアドレス・レジスタ LARn ロードアドレスレジスタｎ LAREG ロードアドレスレジスター SARn ストアアドレスレジスター
ｎ SAREG ストアアドレスレジスター AWD アツドワードデイスプレー
スメント to 指示されたAR A9BD アツド９−ビツトキヤラク
タデイスプレースメント TO 指示された
AR A6BD アツド６−ビツトキヤラク
タデイスプレースメント to 指示された
AR A4BD アツド４−ビツトキヤラク
タデイスプレースメント TO 指示された
AR ABD アツドビツトデイスプレー
スメント to 指示されたAR SWD サブトラクトワードデイス
プレースメントフロム指示されたAR S9BD サブトラクト９−ビツトキ
ヤラクタデイスプレースメントフロム指
示されたAR S6BD サブトラクト６−ビツトキ
ヤラクタデイスプレースメントフロム指
示されたAR S4BD サブトラクト４−ビツトキ
ヤラクタデイスプレースメントフロム指
示されたAR SBD サブトラクトビツトデイス
プレースメントフロム指示されたAR AARn 英数字デイスクリプタ to
ARn NARn 数字デイスクリプタ to
ARn ARAn ARn to 英数字デイスクリ
プタ ARNn ARn to 数字デイスクリプ
タマスター・モード DIS デレーアンテイルインター
ラプト LBAR ロードベースアドレスレ
ジスタ LDT ロードタイマーレジスタ LLUF ロードロツクアツプフオー
ルトレジスタ SCPR リプレースドウイズ SFR SFR ストアフオールトレジスタ LCCL ロードカレンダークロツク RIMR リードインタラプトマスク
レジスタ LIMR ロードインタラプトマスク
レジスタ RRES リードリザーブドメモリー CIOC コネクトＩ／Ｏチヤンネル拡張メモリー LBER ロードベースエクステンシ
ヨンレジスタ LMBA ロードマスターバーＡ LMBB ロードマスターバーＢ SBER ストアベースエクステンシ
ヨンレジスタ SMBA ストアマスターバーＡ SMBB ストアマスターバーＢ MLDA マスターロードＡ MLDQ マスターロードＱ MLDAQ マスターワードAQ MSTA マスターストアＡ MSTQ マスターストアＱ MSTAQ マスターストアAQ RPN リードプロセサナンバー HALT 停止多重ワード命令英数字 MLR ムーブ英数字左から右へ MRL ムーブ英数字右から左へ MVT ムーブ英数字ウイズトラ
ンスレーシヨン CMPC 比較英数字キヤラクタスト
リング SCD スキヤンキヤラクタダブル SCDR スキヤンキヤラクタダブル
インリザーブ TCT テストキヤラクタアンド
トランスレート TCTR テストキヤラクタアンド
トランスレートインリザーブ SCM スキヤンウイズマスク SCMR スキヤンウイズマスクイ
ンリザーブ多重ワード命令数字 MVN ムーブ数字 CMPN 比較数字 AD3D アツドユージング３デシ
マルオペランド AD2D アツドユージング２デシ
マルオペランド SB3D サブトラクトユージング３
デシマルオペランド SB2D サブトラクトユージング２
デシマルオペランド MP3D マルチプライユージング３
デシマルオペランド MP2D マルチプライユージング２
デシマルオペランド DV3D デバイドユージング３デ
シマルオペランド DV2D デバイドユージング２デ
シマルオペランドビツト・ストリング CSL コンバインビツトストリン
グレフト CSR コンバインビツトストリン
グライト SZTL セツトゼロアンドトラン
ケーシヨンインジケータウイズビツトス
トリングレフト SZTR セツトゼロアンドトラン
ケーシヨンインジケータウイズビツト
ストリングライト CMPB 比較ビツトストリング変換 DTB デシマル to バイナリーコ
ンバート BTD バイナリー to デシマルコ
ンバート編集移動 MVE ムーブ英数字エデイテツド MVNE ムーブ数字エデイテツド多重ワード CMPCT 比較キヤラクタアンドトラ
ンスレート MTR ムーブ to レジスタ MTM ムーブ to メモリー MVNX ムーブ数字エクステンデツド CMPNX 比較数字エクステンデツド AD3DX アツドユージング３デシ
マルオペランドエクステンデツド AD2DX アツドユージング２デシ
マルオペランドエクステンデツド SB3DX サブトラクトユージング３
デシマルオペランドエクステンデツド SB2DX サブトラクトユージング２
デシマルオペランドエクステンデツド MP3DX マルチプライユージング３
デシマルオペランドエクステンデツド MP2DX マルチプライユージング２
デシマルオペランドエクステンデツド DV3DX デバイドユージング３デ
シマルオペランドエクステンデツド DV2DX デバイドユージング２デ
シマルオペランドエクステンデツド MVNEX ムーブ数字エデイテツドエ
クステンデツド仮想メモリー管理特権命令 LDWS ロードワーキングスペース
レジスタ STWS ストアワーキングスペース
レジスタ LDSS ロードセーフストアレジ
スタ STSS ストアセーフストアレジ
スタ LDAS ロードアーギユメントスタ
ツクレジスタ LDPS ロードパラメータスタツク
レジスタ LPDBR ロードページテーブルデ
イレクトリベースレジスタ SPDBR ストアページテーブルデ
イレクトリベースレジスタ LDDSD ロードデータスタツクデ
イスクリプタレジスタ STDSD ストアデータスタツクデ
イスクリプタレジスタ LDDSA ロードデータスタツクア
ドレスレジスタ STDSA ストアデータスタツクア
ドレスレジスタ CAMP クリアアソシエーテイブメ
モリーページド CCAC クリアカツシエ EPAT 有効アドレスアンドポイン
タ to テスト全モード命令 LDφ ロードオプシヨンレジスタ STφ ストアオプシヨンレジスタ STPS ストアパラメータスタツク
レジスタ STAS ストアアーギユメントスタ
ツクレジスタ PAS POP アーギユメントスタ
ツク LDDn ロードデイスクリプタ（レジ
スタ）ｎ SDRn ストアデイスクリプタレジ
スタｎ STPn ストアポインターｎ LDPn ロードポインタ（レジスタ）
ｎ STDn ストアデイスクリプタレジ
スタｎ EPPRn 有効ポインタ to ポインタ
（レジスタ）ｎ LDEAn ロードエクステンデツドア
ドレスｎ CLIMB ドメーントラスフアー法令の定める処に従つて本発明の最良と思われ
る形態について例示し説明したが、頭書の特許請
求の範囲に記載される如く本発明の主旨から逸脱
することなくある変更を本システムに対して行う
ことが可能であり、ある場合には本発明のある特
徴を他の特徴と対応させて使用することなく有利
に使用することが可能である。【図面の簡単な説明】第１図は本発明の原理を実施するシステムのブ
ロツク図、第２図は第１図の上位プロセサ７００
とカツシエ・メモリー７５０のブロツク図、第３
ａ図乃至第３ｉ図は第２図のブロツクを更に詳細
に示すブロツク図、第４図は第２図のカツシエ装
置７５０の更に詳細なブロツク図、第５ａ図乃至
第５ｅ図は第１図のインターフエースの異なるも
のから諸回線を示す図、第６ａ図は本発明の教示
内容による第２図の制御ストア制御装置の様式を
示す図、第６ｂ図は第２図および第３図の実行制
御ストアのマイクロ命令ワードの様式を示す図、
第７図は本発明の装置のハードウエアのシーケン
シングを説明するための状態図、第８図は本発明
による異なる一連の命令の処理におけるプロセサ
７００のパイプライン操作を説明するために用い
られる図、および第９ａ図乃至第９ｄ図は本発明
の操作の説明に用いられるあるタイプの命令の様
式を示す図である。１００……システム・インターフエース
（SIU）、２００……入出力プロセサ（IOPP）、３
００……高速マルチプレクサ（HSMX）、４００
……低速マルチプレクサ（LSMX）、５００……
局部メモリー・モジユール、６００〜６０４……
インターフエース、７００……上位プロセサ、７
５０……カツシエ装置、８００……主記憶装置。

Claims

【特許請求の範囲】１データ及び命令を含む情報を記憶するカツシ
エ記憶装置に結合されたマイクロプログラム化デ
ータ処理装置を含むデータ処理システムにおいて当該データ処理装置が、各々のワードが第二の
制御ストア内の１個以上のマイクロプログラムか
らなるマイクロプログラムルーチンの先頭アドレ
ス及び上記命令内の操作コードに対応するハード
ワイアド制御シーケンスを実行する制御シーケン
スコードを含み、これらワードを記憶する第一の
制御ストア、上記命令内の操作コードに対応する実行シーケ
ンスを実行する１個以上のマイクロプログラムか
らなるマイクロプログラムルーチンを記憶する第
二の制御ストア、上記制御シーケンスコードを解読するデコー
ダ、及び上記デコーダの出力に基づきハードワイアド制
御シーケンスを実行するためのシーケンス制御信
号を生成するハードワイアド制御順序付け装置、
を含み、各命令の操作は複数の相に分けられ、命令操作
の各相はパイプライン方式で実行され、上記各命令は同一のハードワイアド制御シーケ
ンスを実行する命令ごとにクラス分けされ、各ク
ラスごとに一つの上記制御シーケンスコードが割
り当てられ、上記命令操作の各相のうちのいくつ
かの相においてハードワイアド制御シーケンスが
実行され、その他の相において上記命令の実行完
了に必要なだけ実行シーケンスが実行されるもの
であつて、上記カツシエ記憶装置より読出された命令の操
作コードに基づき第一の制御ストアより１ワード
を読出し、当該１ワード内の制御シーケンスコー
ドを上記デコーダで解読し、ハードワイアド制御
順序付け装置よりシーケンス制御信号を生成する
ことによりハードワイアド制御シーケンスを実行
し、その後、当該１ワード中のマイクロプログラ
ムルーチンの先頭アドレスに基づき第二の制御ス
トアから読出されたマイクロプログラムルーチン
により実行シーケンスを実行することを特徴とす
るデータ処理システム。