JPS635774B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明はデイジタル回路、とりわけデイジタル
乗算装置の改善に関する。 〔背景技術〕 通常の乗算アーキテクチヤにおいては、乗数オ
ペランドおよび被乗数オペランドは部分積発生器
に入力される。例えば各オペランドが８ビツトの
長さを有している場合は８つの部分積が部分積発
生器によつて生成される。乗算の最終の積を得る
ために部分積は加算されなければならない。これ
までの乗算設計技術は第１図に示されるように８
つの部分積に対して１つの２進ビツト位置に関す
る加算のために配置された通常の桁上げ保管加算
器を用いている。８桁と８桁の乗算において部分
積の必要な加算を仕上げるには、第１図に示され
るような単一ビツト桁を16桁必要とする。桁上げ
保管加算器という用語はここでは、１つの被加数
ビツト、１つの加数ビツト、および１つの桁上げ
ビツトを加算し、１つの和ビツトおよび１つの桁
上げビツトを生成する１ビツト論理ブロツクを指
すものとする。第１図の１ビツト桁上げ保管加算
器Ａ１′，Ａ２′，Ａ３′，Ａ４′，Ａ５′，Ａ６′、
およびＡ７′は論理式１(a)に示されるような和の
形式および論理式３に示されるような桁上げビツ
トの形式である従来の解決法を使用している。論
理式１(a)および３にあるように、１つの桁上げ保
管加算器の段から次の桁上げ保管加算器の段へ伝
達される和および桁上げは真数だけである。例え
ば第１図のビツト桁Ｎに示されるように、加算器
Ａ４′が受け取るのは、加算器Ａ１′からの真数和
Ｓ１１、加算器Ａ２′からの真数和Ｓ２１、およ
び加算器Ａ３′からの真数和Ｓ３１である。これ
ら３つの和は加算器Ａ４′で加えられて、真数和
Ｓ４１および真数桁上げＣ４１を生成する。 第１図のＡ４′の様な従来の桁上げ保管加算器
は第４図のような和発生回路を有している。この
和発生回路は例えばＡ、Ｂの様な初めの２つのオ
ペランドを最初のEXOR回路２８に加え、次に
このEXOR２８の出力を２番目のEXOR回路３
０の１つの入力とし、EXOR回路３０のもう１
つの入力である３番目のオペランドＣを加えて、
真数和を発生する回路である。２番目のEXOR
回路３０の出力が和となる。和が出力される迄に
は２つの回路遅延がある。第４図のオペランド
Ａ，Ｂ及びＣは、第１図の加算器Ａ４′のオペラ
ンドＳ１１，Ｓ２１、およびＳ３１に相当する。 第１図のＡ４′のような従来の桁上げ保管加算
器の桁上げ発生操作は、３つのオペランド入力Ｓ
１１，Ｓ２１、およびＳ３１の中から２つをとつ
た１組（例Ｓ１１とＳ２１）を３つのANDゲー
ドにそれぞれ加え、それぞれの出力のORをと
り、真数桁上げＣ４１を得るという操作である。
ここでも２つの回路遅延がある。たとえ和と桁上
げの計算が同時に行われたとしても、桁上げの真
数値を発生し終るためには、第１図の乗算器にお
ける桁上げ保管加算器の各段で少なくとも２つの
ゲート遅延を要する。一般に乗算器は部分積の加
算を実行するために４つあるいはそれ以上の桁上
げ保管加算器段を有するので、和ビツトと桁上げ
ビツトを生成するのに要するこのゲート遅延の制
限は乗算操作全体に大きな制限を課することにな
る。 〔発明の目的〕 本発明の目的はデイジタル乗算器の動作速度を
速くすることである。 〔発明の概要〕 補数桁上げの技術お保管加算器段をスキツプす
る技術が、４つ以上の桁上げ保管加算器段を用い
る乗算器に使用される。その目的はより速く発生
されるビツトがある段を通らねばならない間によ
り速く発生されるビツトがその段をスキツプする
ことにより、乗算操作全体の速度を速くすること
である。補数桁上げの技術のおかげで、真数形式
或は補数形式のいずれの形式でも桁上げ保管加算
器によつて和於び桁上げが発生できるので、ハー
ドウエアの最小化が達成できる。スキツプの技術
は、補数桁上げビツトの生成が和ビツトの生成よ
りも速いという事実を利用している。乗算のため
に設計された桁上げ保管加算器の４つの段におい
て、スキツプの技術によつてハードウエアを付加
することなしに回路遅延の数を現在の８つから７
つに減らしている。以上の様な技術によつて乗算
の速度を速くする事が可能となる。又更に、電力
を消費する多くのインバータ回路を、乗算器から
取り去る事が可能となる。複雑な８ビツトの乗算
の回路は通常、約1200の等価NOR論理ゲートを
要するが、本発明により、約50のNOR論理ゲー
トが節約できる。この節約により、同じ乗算機能
を保ちながら、回路の全体の消費電力を減らし、
又回路の占有領域を減らす事ができる。 本発明は、部分積を加算する桁上げ保管加算器
の中の通常の桁上げ発生回路からインバータ回路
を取り去つた。このインバータ回路は、通常の桁
上げ保管加算器においては、桁上げ保管加算器か
ら桁上げを出力する前に補数桁上げを真数にする
以外の何ものでもない。第３図の論理ブロツク図
のような桁上げ発生回路を備えることによつて、
２入力ANDゲート２０，２２、および２４は加
数、被加数、および下位桁からの桁上げをあらわ
す３ビツト入力のうちの２つをとつたペアをそれ
ぞれ受け取ることができる。通常の桁上げ発生回
路では、FET反転論理が用いられていたので、
ANDゲート２０，２２、および２４の個々の出
力は実際にはNAND論理機能となり、真数桁上
げビツトを得るために独立したインバータによつ
て２進の出力値は反転されていた。部分積の加算
において真数桁上げを使用する必要がなくなつた
ことで、この余分なインバータ回路を取り去るこ
とができ、また補数桁上げ値を発生するNAND
回路の出力をただちに部分積加算論理の次の段に
印加することができる。 桁上げ発生回路５２においてFETで構成され
たAND／OR反転論理回路５０およびインバータ
７０を示す第７図について詳しく説明する。通常
の桁上げ発生回路においては、AND／OR反転論
理回路５０およびインバータ７０を有する第７図
に示されるような回路５２が用いられている。
AND／OR反転論理回路５０は、出力節点５５に
接続するFET負荷素子５４、直列接続された第
１のトランジスタ対５６および５８、直列接続さ
れた第２のトランジスタ対６０および６２、なら
びに直列接続された第３のトランジスタ対６４お
よび６６を有する。これらは全て並列に節点５５
に接続される。第７図のように、加数Ａ、被加数
Ｂ、および桁上げビツトＣの２進値を印加するこ
とによつて節点５５において補数桁上げ値が出力
される。従来の桁上げ発生回路においては、補数
桁上げ値は利用できないので、負荷素子７２およ
び能動素子７４を有するインバータ７０により節
点５５の出力は反転される。その結果、真数桁上
げが節点７５において出力される。以上が第１図
に示される通常の乗算器に用いられる部分積加算
回路の従来技術である。 本発明においては、AND／OR反転論理回路５
０の節点５５における補数桁上げ出力を利用し、
この補数桁上げ出力が第２ないし５図のように、
部分積加算論理の次の段で桁上げ保管加算器の入
力として直接印加される。このことにより第３図
に示されるように、各桁上げ発生回路５２からイ
ンバータ回路７０を取り去ることができる。その
結果、桁上げ発生回路を小さくし、またその消費
電力を少なくし、さらに部分積の和の結果を発生
するのに要する時間を少なくできる。 さらに本発明では、部分積加算器において補数
桁上げ発生に要する時間が少ない事を利用して部
分積加算の処理の中で、部分積加算器のいくつか
の段をスキツプしている。第２図の加算器Ａ４の
出力Ｓ４１が次の段である加算器Ａ６をスキツプ
しているのがこれにあたる。このスキツプの技術
についてはあとで述べる。 本発明では、乗算器の桁上げ発生論理において
AND／OR反転論理回路の補数桁上げ出力を真数
にしない場合どんなことになるか、さらには桁上
げビツトが補数のままで、補数桁上げビツトと真
数和ビツトをうまく加算することができるのかと
いう疑問が生じる。これには次のように答えるこ
とができる。和ビツト発生のための通常の論理式
を論理式１(a)に、また桁上げビツト発生のための
通常の論理式を論理式３に示す。 論理式 １(a) 和 ＝Ａ XOR Ｂ XOR Ｃ １(b) 和 ＝ XOR XOR Ｃ １(c) 和 ＝Ａ XOR XOR １(d) 和 ＝ XOR Ｂ XOR ２(a) 和 ＝ XOR XOR ２(b) 和 ＝ XOR Ｂ XOR Ｃ ２(c) 和 ＝Ａ XOR XOR Ｃ ２(d) 和 ＝Ａ XOR Ｂ XOR ３ 桁上げ ＝AB＋BC＋AC ４ 桁上げ ＝＋＋ 本発明は和ビツト発生のための互いに等価な論
理式１(b)、１(c)、および１(d)、補数和ビツト発生
のための論理式２(a)ないし２(d)、ならびに補数桁
上げビツトを発生するための論理式４を利用して
いる。これらの論理式は乗算器において有効な結
果を得るように、補数桁上げと真数和との加算、
真数桁上げと補数和との加算、または補数和と補
数桁上げとの加算がうまくできるということを示
している。これらの論理式はまた、第５図の桁上
げ保管加算器への奇数個の入力が真数ならばその
和もまた真数であるということを示している。論
理式２(a)ないし２(d)は和発生器への偶数個の入力
が真数である場合に、補数和が発生することを示
している。論理式４は桁上げ発生回路への補数信
号入力がいかに働くかを示している。桁上げ発生
回路への全ての入力信号が補数であるときに、正
しい補数桁上げビツトを発生する。以下の論理式
１(a)ないし１(d)、２(a)ないし２(d)、３および４か
ら、加数、被加数、および桁上げ信号の真数値お
よび補数値を乗算器の部分積加算論理の全加算器
への入力として印加できること、そして正しい出
力を得ることができるということがわかる。 乗算器における部分積加算器をあらわす第２図
について述べる。各加算器段から出力される補数
桁上げは、今述べた論理式に従つて適用される。
加算器Ａ１，Ａ２，Ａ３，Ａ４，Ａ５およびＡ７
が第５図に、加算器Ａ６が第６図に図式的に示し
てある。各加算器は第３図の補数桁上げ発生器お
よび第４図の和発生器を有している。第３図の補
数桁上げ発生器は、第７図のAND／OR反転論理
回路５０と同じであり、AND論理記号２０，２
２および２４ならびにNOR論理記号２６によつ
てあらわされる。第４図の和発生器は２つの
EXOR論理２８および３０を有する通常の設計
である。第６図の加算器Ａ６は真数桁上げ入力Ｃ
５０を受けるためにさらにインバータ１５を使用
している。その結果、Ｃ５０の補数値が第６図に
示されるように桁上げ発生器に印加される。これ
は、論理式４に要求されているように、第６図の
桁上げ発生器に印加される３つの２進値全てが補
数であることを確実にするためである。 第２図において、加算器Ａ４の和ビツトＳ４１
のようないくつかの段の出力が次の段であるＡ６
をスキツプすることができることが本発明の別の
特徴である。このスキツプは各桁上げ保管加算器
における和および桁上げの発生速度が異なること
により可能となる。和を発生するには２つの回路
遅延を必要とするが、桁上げの場合は１つです
む。第２図の加算器Ａ１ないしＡ７を通る情報ビ
ツトの流れを分析すると、補数桁上げビツトは和
ビツトよりも速く発生するという事実を利用し
て、和ビツトおよび桁上げビツトを組合わせるこ
とができる。加算器Ａ４の和ビツトＳ４１は次の
加算器Ａ６を含む段をスキツプし、加算器Ａ７に
直接入力することができる。また加算器Ａ４の和
ビツトＳ４１は加算器Ａ６から来る和ビツトＳ６
１の到着と同時もしくはそれよりも早く加算器Ａ
７の入力に到着する。これは、より速く発生でき
る桁上げビツトＣ４０およびＣ５０が加算器Ａ６
の入力に印加されること、またより速く発生でき
るＣ１０，Ｃ２０およびＣ３０が加算器Ａ５の入
力に印加され、その結果今度は加算器Ａ６の入力
に印加される和ビツトＳ５１を発生することによ
り可能となる。このスキツプの特徴によつて、乗
算における部分積加算器の速度を大幅に速くする
ことができる。 第２図の中の回路遅延について説明する。最も
長い論理経路は部分積Ｐ１から始まる。部分積Ｐ
１は加算器Ａ１へ入力され、乗算器の次の上位の
桁へ印加される桁上げＣ１１を発生する。第２図
に示される加算器のビツト桁Ｎへの対応する入力
はＣ１０である。部分積Ｐ１からＣ１０を発生す
るのに一つの回路遅延が必要である。Ｃ１０は次
に加算器Ａ５に印加され、加算器Ａ５は２つの回
路遅延を経た後、補数和Ｓ５１を出力する。以上
のように、補数和Ｓ５１の発生には、部分積Ｐ１
の第１段加算器への入力の後、３つの回路遅延が
必要である。加算器Ａ５からの出力である補数和
Ｓ５１は加算器Ａ６に入力され、加算器Ａ６はさ
らに２つの回路遅延を経た後、真数和出力Ｓ６１
を発生する。以上のように、真数和Ｓ６１の発生
には、ビツト桁Ｎ−１の第１段の加算器Ａ１への
部分積Ｐ１の入力の後、全部で５つの回路遅延が
必要である。加算器Ａ７の真数和出力Ｓ７１はさ
らに２つの回路遅延を要する。従つて真数和Ｓ７
１にとつて最も長い回路遅延は全部で７つであ
る。ところで、和Ｓ６１は５つの回路遅延を経た
後で、加算器Ａ７の入力に到着する。直接加算器
Ａ７に入力される加算器Ａ４かはＳ４１は加算器
Ａ１へ入力Ｐ１が印加された後、４つの回路遅延
を必要とする。従つて、加算器配列の中で桁上げ
がより速く伝播できることを利用して、和Ｓ４１
は加算器Ａ６の段をスキツプすることができる。
またこのスキツプの技術を用いない第１図の通常
の加算の方法では、真数和の結果Ｓ７１を発生す
るまでに全部で８つの回路遅延が必要である。以
上のようにして、同じ４段構成の加算器を使用し
ても、第２図の回路は第１図の回路よりも約13％
速く処理できる。より大きな加算器構成の場合、
このパーセンテージはスキツプできる段がさらに
増えるのでいつそう大きくなると考えられる。 第２図は、Ｍビツト×Ｍビツトの乗算を行う乗
算器の１つのビツト桁を表わしている。乗算器の
各ビツト桁は部分積発生器（図示せず）を有して
いる。部分積発生器はＲ個の出力（８ビツトの乗
算においては８つの出力）を与える。これらの出
力は、第２図に示されるように桁上げ保管加算器
Ａ１，Ａ２およびＡ３にそれぞれ入力される部分
積Ｐ１ないしＰ８である。 乗算器の各段での補数桁上げの供給、およびそ
れを利用した桁上げ保管加算器のスキツプ、をし
ない場合、桁上げ保管加算器Ａ７の和出力ビツト
の発生には全部で８つの回路遅延が必要である。
このようにして、第２図の乗算器の速度は、補数
化桁上げビツト出力のおかげで和ビツトの類積的
な回路遅延を減らすことにより速くなる。 〔動作例〕 ８ビツト被乗数00010001（17）と８ビツト乗数
00001001(9)との乗算に於て補数桁上げ出力を有す
る第２図の桁上げ保管加算器の動作例を説明する
ために表−１を参照する。表−１の第１セクシヨ
ンには桁上げ保管加算器Ａ１，Ａ２、およびＡ３
の動作、表−１の第２セクシヨンには桁上げ保管
加算器Ａ４およびＡ５の動作、表−１の第３セク
シヨンには桁上げ保管加算器Ａ６の動作、表−１
の第４セクシヨンには桁上げ保管加算器Ａ７の動
作がそれぞれ示してある。桁上げ保管加算器Ａ７
の和Ｓ７１は表−１の第５セクシヨンに示される
ような桁上げ伝達加算器（CPA）においてビツ
ト桁Ｎ−１からの桁上げＣ７０に加えられる。そ
の結果乗数と被乗数の積として要求された値であ
る８ビツト２進値10011001（153）を生じる。 表−１には５つの欄がある。第１欄は各桁上げ
保管加算器の名前（例えばＡ１，Ａ２）、第２欄
は各桁上げ保管加算器に対する入力信号の名前、
第３欄は入力信号の値、第４欄は各桁上げ保管加
算器に対する出力信号の名前、第５欄は出力信号
の値の欄である。表−１の例は８つの部分積Ｐ１
ないしＰ８を発生する。２つの符号なしの８ビツ
ト２進数値の乗算である。部分積発生器（図示せ
ず）は、多数のANDゲートを含む通常のもので
よい。本発明の乗算器で使用される部分積を作る
方法はたくさんある。 この例における正しい答は153でありその数値
は第５セクシヨンに２進数により示されている。
この例における部分積配列は８つの２進数を持つ
ている。そして８つの２進数は１つずつ上に重な
るように配置されている。これらの数値にはＰ１
ないしＰ８という名前が与えられている。第１段
の設計の目的はこれら８つの値を加えて、６つの
新しい値をつくることである。加算器Ａ１，Ａ
２、およびＡ３はこれら８つの値（Ｐ１ないしＰ
８）を加えて、新しい６つの値Ｓ１，Ｓ２、およ
びＳ４ならびにＣ１，Ｃ２、およびＣ３をつく
る。Ｐ１ないしＰ８の値は表−１の第１セクシヨ
ンに示されている。またＳ１，Ｓ２、およびＳ３
の値ならびにＣ１，Ｃ２、およびＣ３の値は表−
１の第２セクシヨンに示されている。この例にお
いては、Ｓ１，Ｓ２、およびＳ３の中に全ゼロの
２進ゼロの２進パターンがある。Ｃ１，Ｃ２、お
よびＣ３はゼロパターンの補数である。表−１の
第３セクシヨンはＳ５，Ｃ４、およびＣ５の値を
示している。Ｓ５は全て１、Ｃ４も全て１、Ｃ５
は全てゼロである。この例では第３セクシヨンの
加算器Ａ６には数値は入つていない。実際の答え
はＳ４の経路をとり、次のセクシヨンに至る。第
４セクシヨンでは、正しい答えはＳ４にある。Ｓ
６は全てがゼロ、Ｃ６も全てゼロのパターンであ
る。第４セクシヨンの出力は正しい答であるＳ７
および全てが１であるＣ７である。これら２つの
値は部分積加算の完了を表わしているが、乗算の
完了ではない。この２つの値Ｓ７およびＣ７は最
終結果を得るために適切な方法で加えられなけれ
ばならない。表−１の第５セクシヨンはこれら２
つの値が加算されていることを示している。初め
にＣ７が補数化されてＣ７となる。次に、Ｓ７お
よびＣ７が通常の２進法により加算され、正しい
２進の答を生じる。 本発明は８ビツトと８ビツトの乗算に限定する
ものではない。本発明は８ビツトと８ビツト以上
の全ての乗算に適用する。それが働くように設計
するためには、８つ以上の部分積が加算されるだ
けでよい。９つ以上の部分積がある場合は、余分
な回路が節約できるだけでなく、各ビツト桁ごと
に２回以上のスキツプが適用できるのでさらに処
理速度上の利益が生じるという有利さがある。 第８図は本発明に従つて編成された16ビツト乗
算器の部分積加算器における１つのビツト桁の機
能を示している。16の部分積Ｐ１ないしＰ１６が
前のビツト桁Ｎ−１からの桁上げビツトと共にビ
ツト桁Ｎに印加されている。その結果、16の部分
積ビツトの加算結果である和ビツトＳ１５および
桁上げビツトＣ１５を得る。Ｓ１５およびＣ１５
は乗算操作の最終積を得るために桁上げ伝達加算
器によつて加算される。第２図の８ビツト乗算器
の機構と同様に、第８図の16ビツト乗算器も桁上
げ保管加算器Ａ１″などを使用している。それら
の桁上げ保管加算器は補数桁上げ出力Ｃ１１など
を発生する。補数桁上げは、以下に記述する２段
のスキツプによつて、真数桁上げよりも速く発生
される。 第８図に示される16ビツト乗算器のための部分
積加算器における桁上げ保管加算器Ａ１″ないし
Ａ８″，Ａ１０″，Ａ１２″，Ａ１３″、およびＡ１
５″は第５図に示される機構を有する。桁上げ保
管加算器Ａ１１″およびＡ１４″は第６図に示され
る機構を有する。桁上げ保管加算器Ａ９″は２つ
のオペランドＣ４０およびＣ５０を加算するだけ
であるから、和Ｓ９１を与えるための１つの
EXORおよび桁上げＣ９１を与えるための１つ
の２入力NANDとを有している。 第２図における８ビツト乗算器と同じく、第８
図の16ビツト乗算器に含まれる桁上げ保管加算器
Ａ１″は部分積Ｐ１，Ｐ２およびＰ３を受け取り、
補数桁上げビツトＣ１１および真数和ビツトＳ１
１を発生する。同様に桁上げ保管加算器Ａ２″は
部分積Ｐ４，Ｐ５およびＰ６を受け取り、補数桁
上げＣ２１および真数和Ｓ２１を発生する。桁上
げ保管加算器Ａ３″は部分積Ｐ７，Ｐ８およびＰ
９を受け取り、補数桁上げＣ３１および真数和Ｓ
３１を発生する。補数桁上げＣ１１，Ｃ２１，お
よびＣ３１は次の上位のビツト桁Ｎ＋１に伝達さ
れる。これらに対応する下位の桁Ｎ−１からの桁
上げビツトＣ１０，Ｃ２０およびＣ３０を桁上げ
保管加算器Ａ８″が受け取る。これらの補数桁上
げビツトは、部分積が、部分積加算器の第１段に
印加されてからわずか１つの回路遅延を経るだけ
で、Ａ８″の入力に到着する。和ビツトＳ１１，
Ｓ２１、およびＳ３１は、部分積が第１段に印加
されてから２つの回路遅延を経た後に、桁上げ保
管加算器Ａ６″の入力に到着する。 同様にして、部分積Ｐ１０，Ｐ１１、およびＰ
１２は桁上げ保管加算器Ａ４″に印加され、Ａ
４″は補数桁上げＣ４１および真数和Ｓ４１を発
生する。部分積Ｐ１３，Ｐ１４およびＰ１５は桁
上げ保管加算器Ａ５″に印加され、Ａ５″は補数桁
上げＣ５１および真数和Ｓ５１を発生する。Ｓ４
１，Ｓ５１、および最上位の部分積Ｐ１６が桁上
げ保管加算器Ａ１７″に印加される。桁上げ保管
加算器Ａ１″，Ａ２″，Ａ３″，Ａ４″、およびＡ
５″は第８図の部分積加算器の第１段を構成する。 また桁上げ保管加算器Ａ６″，Ａ７″，Ａ８″お
よびＡ９″は第８図の部分積加算器の第２段を構
成する。桁上げ保管加算器Ａ９″は下位のビツト
桁Ｎ−１から２つの補数桁上げビツトＣ４０およ
びＣ５０を受け取る。Ａ９″は補数和Ｓ９１を発
生するために１つのEXOR論理機能を用いてい
る。Ａ９″へ印加される２つの桁上げビツトＣ４
０およびＣ５０はいずれも補数であるから、Ａ
９″によつて発生される桁上げＣ９１は真数であ
る。桁上げ保管加算器Ａ９″の桁上げ発生回路は、
１つの２入力NAND論理機能を有する。 部分積が部分積加算器の第１段に印加されてか
ら４つの回路遅延を経た後に、桁上げ保管加算器
Ａ６″の和出力Ｓ６１および桁上げ保管加算器Ａ
７″の和出力Ｓ７１が発生される。Ｓ６１および
Ｓ７１は次に、本発明に従つて部分積加算器の第
３段をスキツプして第４段の加算器Ａ１２″に直
接印加される。部分積加算器の第３段は、桁上げ
保管加算器Ａ１０″およびＡ１１″によつて構成さ
れる。これらは前段で少ない回路遅延を経たオペ
ランドを受け取る。桁上げ保管加算器Ａ８″の和
ビツト出力Ｓ８１は、部分積が部分積加算器の第
１段に印加されてから３つの回路遅延を経た後
に、桁上げ保管加算器Ａ１０″の入力に印加され
る。補数桁上げビツトＣ６０およびＣ７０は、部
分積が部分積加算器の第１段に印加されてから３
つの回路遅延を経た後に、桁上げ保管加算器Ａ１
０″の入力に印加される。和ビツトＳ１０１は桁
上げ保管加算器Ａ１０″の出力である。和ビツト
Ｓ１０１は、部分積が部分積加算器の第１段に印
加されてから５つの回路遅延を経た後に、第４段
の桁上げ保管加算器Ａ１３″の入力に印加される。
第３段の桁上げ保管加算器Ａ１１″の出力である
和ビツトＳ１１１もまた同様である。更に桁上げ
ビツトＣ１１０もまた、部分積が部分積加算器の
第１段に印加されてから５つの回路遅延を経た後
に、第４段の桁上げ保管加算器Ａ１３″の入力に
印加される。こうして桁上げ保管加算器Ａ１３″
の出力である和ビツトＳ１３１は部分積の第１段
から７つの回路遅延を経過することになる。これ
に対して、和ビツトＳ１２１は６つの回路遅延を
経過する。和ビツトＳ１２１は第４段の桁上げ保
管加算器Ａ１２″によつて出力される真数和であ
る。このことは、第４段の桁上げ保管加算器Ａ１
３″の和出力Ｓ１３１を第６段の桁上げ保管加算
器Ａ１５″の入力に直接印加することができると
いうようにもう１つの段階スキツプ動作を可能に
する。その一方では、６つの回路遅延を経た、第
４段の桁上げ保管加算器Ａ１２″の真数和出力Ｓ
１２１が、５つの回路遅延を経た桁上げビツトＣ
１２０および６つの回路遅延を経た真数桁上げビ
ツトＣ１３０と共に、第５段の桁上げ保管加算器
Ａ１４″の入力に直接印加される。桁上げ保管加
算器Ａ１４″は和ビツトＳ１４１を発生する。和
ビツトＳ１４１は部分積の第１段から８つの回路
遅延を経過する。以上のように、16ビツトの部分
積加算器では２つのスキツプ動作が遂行される。 最後に、補数和ビツトＳ１４１、捕数和ビツト
Ｓ１３１、および補数桁上げビツトＣ１４０が桁
上げ保管加算器Ａ１５″の入力に印加される。補
数桁上げＣ１４０は部分積の第１段から７つの回
路遅延を経過してきている。桁上げ保管加算器Ａ
１５″の出力である和ビツトＳ１５１は部分積の
第１段から10の回路遅延を経ている。桁上げ保管
加算器Ａ１５″からの桁上げビツトＣ１５１は部
分積の第１段から９つの回路遅延を経ている。こ
れに対して、16ビツト乗算器のための通常の部分
積加算器の編成においては12の回路遅延が必要と
される。和ビツトＳ１５１および桁上げ結果Ｃ１
５１は次に通常の方法で桁上げ伝達加算器におい
て加算されて、16の部分積Ｐ１ないしＰ１６の最
終積を発生する。 以上に示されるように、部分積加算器系におい
ていくつかの加算器段をスキツプするために、桁
上げ保管加算器の補数桁上げ出力を使用すれば、
乗算器での部分積加算の遂行に必要な時間および
回路の大幅な節約ができる。

【表】

【表】 【図面の簡単な説明】

第１図は通常の８ビツトの乗算機構の部分積加
算器における１つのビツト桁をあらわすブロツク
図、第２図は本発明に従つた８ビツトの乗算機構
の部分積加算器における１つのビツト桁をあらわ
すブロツク図、第３図は補数桁上げビツト出力を
供給するための論理回路図、第４図は真数和ビツ
ト出力を供給するための論理論理回路図、第５図
は第２図の桁上げ保管加算器Ａ１ないしＡ５、お
よびＡ７のブロツク図、第６図は第２図の桁上げ
保管加算器Ａ６のブロツク図、第７図はFET桁
上げ発生器の回路図、第８図は本発明に従つた16
ビツトの乗算機構の部分積加算器における１つの
ビツト桁をあらわすブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも４段構成の桁上げ保管加算器を含
   み、各段の和出力を先行桁からの桁上げ出力と共
   に次の段へ供給することによつて部分積を加算す
   る乗算装置にして、 (a) 第１段において、第１、第２及び第３の部分
   積からのそれぞれの対応ビツトを受け取るため
   の３つの入力と、該部分積の受け取りから１つ
   分の遅延の後第１の補数桁上げビツトを出力し
   ２つ分の遅延の後第１の和ビツトを出力するた
   めの２つの出力とを有する第１の桁上げ保管加
   算器と、 (b) 前記第１段において、第４、第５及び第６の
   部分積からのそれぞれの対応ビツトを受け取る
   ための３つの入力と、該部分積の受け取りから
   １つ分の遅延の後第２の補数桁上げビツトを出
   力し２つ分の遅延の後第２の和ビツトを出力す
   るための２つの出力とを有する第２の桁上げ保
   管加算器と、 (c) 前記第１段において、少なくとも第７及び第
   ８の部分積からのそれぞれの対応ビツトを受け
   取るための３つの入力と、該部分積の受け取り
   から１つ分の遅延の後第３の補数桁上げビツト
   を出力し２つ分の遅延の後第３の和ビツトを出
   力するための２つの出力とを有する第３の桁上
   げ保管加算器と、 (d) 第２段において、前記第１、第２及び第３の
   和ビツト出力を受け取るための３つの入力と、
   前記部分積の受け取りから３つ分の遅延の後第
   ４の補数桁上げビツトを出力し４つ分の遅延の
   後第４の和ビツトを出力するための２つの出力
   とを有する第４の桁上げ保管加算器と、 (e) 前記第２段において、先行桁からの第１、第
   ２及び第３の補数桁上げビツト出力を受け取る
   ための３つの入力と、前記部分積の受け取りか
   ら２つ分の遅延の後第５の桁上げビツトを出し
   ３つ分の遅延の後第５の補数和ビツトを出力す
   るための２つの出力とを有する第５の桁上げ保
   管加算器と、 (f) 第３段において、前記第５の補数和ビツト出
   力、ならびに先行桁からの第４の補数桁上げビ
   ツト出力及び第５の桁上げビツト出力を受け取
   るための３つの入力と、前記部分積の受け取り
   から４つ分の遅延の後第６の桁上げビツトを出
   力し５つ分の遅延の後第６の和ビツトを出力す
   るための２つの出力を有する第６の桁上げ保管
   加算器と、 (g) 第４段において、前記第４の和ビツト出力、
   前記第６の和ビツト出力、及び先行桁からの第
   ６の桁上げビツト出力を受け取る３つの入力
   と、第７の補数桁上げビツト及び第７の和ビツ
   トを出力するための２つの出力とを有する第７
   の桁上げ保管加算器と、 を有することを特徴とした乗算装置。