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JPS6357822B2 - - Google Patents
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JPS6357822B2 - - Google Patents

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JPS6357822B2
JPS6357822B2 JP55131757A JP13175780A JPS6357822B2 JP S6357822 B2 JPS6357822 B2 JP S6357822B2 JP 55131757 A JP55131757 A JP 55131757A JP 13175780 A JP13175780 A JP 13175780A JP S6357822 B2 JPS6357822 B2 JP S6357822B2
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JP
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signal
data processing
interrupt request
request signal
interrupt
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JP55131757A
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Furiirinku Hendoriku
Marinusu Arufuonsu Marii Fuan De Uudera Edeyuarudo
Uiremuse Adoriaan
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 本発明は、データ処理システムおよびそれに用
いるデータ処理ステーシヨンに関するものであ
る。
このようなデータ処理ステーシヨンは、特にロ
ーカルデータプロセサを備える場合には、２個以
上のローカルデータプロセサが協働するデータ処
理システム（マルチプロセサシステム）において
ますます用いられてきている。このようなデータ
処理システムにおいては、システム自体の動作が
できるだけ阻害されないようにして割込み要求が
処理されることが極めて重要である。周知のロー
カルデータプロセサの割込み機構は次のように働
く。割込み要求に際して、ローカルデータプロセ
サは現在の命令を完了した後に割込み要求を処理
する。
データ処理システムにおけるローカルデータプ
ロセサが他の１個以上のローカルデータプロセサ
を連絡したい場合には、次のような自明な方法で
行われ得る。各ローカルデータプロセサから他の
全てのローカルデータプロセサに個別に割込み要
求信号ラインが走つている。この場合に、適切な
割込み要求信号ラインを働らかせることによつて
要求されたローカルデータプロセサが割込まれ
る。この方法の明らかな欠点は、割込み要求信号
ラインの数がほとんど二次関数的〔ｎ・（ｎ−
１）〕にローカルデータプロセサの数とともに増
大することである。このために、この解決法は実
際において受け容れられない。
通例の解決法は「エレクトロニクス」1977年１
月20日号、第107頁、第８図から知られる。ここ
においては全てのローカルデータプロセサに共通
している唯一の割込み要求信号ラインが用いられ
ている。特定のローカルデータプロセサが割込み
要求を出すとすぐに、他の全てのローカルデータ
プロセサは割込まれる。前記ローカルデータプロ
セサによつてシステムバスに加えられる（とりわ
け割込み要求に対応する宛先アドレスである）割
込みベクトルが受け取り側のローカルデータプロ
セサにロードされているプログラムルーチンによ
つてそれらの受け取り側のローカルデータプロセ
サの識別アドレスと比較される。この場合に、各
ローカルデータプロセサは割込み要求が自分に向
けられたものであるか否かを判断する。この手順
の大きな欠点は各連絡の開始毎に、全てのローカ
ルデータプロセサが一時的に次の段階へ進むこと
が阻まれることである。言い換えれば、前述され
た比較のためのプログラムルーチンがローカルデ
ータプロセサを一時的にそれらのローカルデータ
プロセサの通常の動作を中断させることである。
本発明の目的は、前述した解決法の欠点等を克
服するにある。
したがつて、本発明によるデータ処理システム
は、 (a) 複数個のデータ処理ステーシヨン、 (b) 前記データ処理ステーシヨンが並列に接続さ
れ、これらデータ処理ステーシヨン間において
データとアドレスとを双方向性交換するための
バスおよび (c) 前記データ処理ステーシヨンが並列に接続さ
れ、割込み要求信号を伝送するための割込み要
求信号ライン を備えるとともに、 前記複数個のデータ処理ステーシヨンのうちの
少なくとも２個は、前記割込み要求信号ラインに
割込み要求信号を、またそれと並存させて前記バ
スに割込み宛先アドレスを出力するための割込み
要求信号発生手段を有し、 前記割込み要求信号ラインには、複数個の前記
データ処理ステーシヨンから同時に起こる前記割
込み要求信号を受け取るに際して、これらのデー
タ処理ステーシヨンから１個のデータ処理ステー
シヨンを選択するためのステーシヨン選択信号を
発生する仲裁手段が設けられるとともに、各デー
タ処理ステーシヨンはそれらデータ処理ステーシ
ヨンと関連した前記ステーシヨン選択信号によつ
てのみ選択的に作動されるアドレス出力ゲート手
段を有し、 前記複数個のデータ処理ステーシヨンの夫々に
は、 (d) ローカルデータプロセサと、 (e) 前記ローカルデータプロセサとは別個の比較
手段と が設けられ、前記比較手段が、 (i) 前記バスによつて直接供給される割込み宛
先アドレスを受け取るための第１入力端子、 (ii) 前記ローカルデータプロセサの識別アドレ
スを受け取るための第２入力端子、 (iii) 前記割込み要求信号ラインによつて供給さ
れる割込み要求信号を、前記割込み宛先アド
レスと前記識別アドレスとの２個のアドレス
間における比較をイネーブルするイネーブル
信号として受け取るための第３入力端子、 (iv) 前記ローカルデータプロセサからの許可信
号を受け取るための第４入力端子および (v) 前記許可信号の条件の下で、前記２個のア
ドレスの比較において一致を検出した場合
に、前記ローカルデータプロセサに対する無
条件割込み要求信号を表わす一致信号を送出
するための出力端子 を備え、 さらに、前記複数個のデータ処理ステーシヨン
のうちの少なくとも１個のデータ処理ステーシヨ
ンのローカルデータプロセサと少なくとも２個の
データ処理ステーシヨンの比較手段とには並列に
接続された命令信号線が設けられ、 前記少なくとも２個のデータ処理ステーシヨン
の比較手段の夫々は、前記命令信号線に接続され
たローカルデータプロセサからその命令信号線を
介して供給される命令信号にもとづいて、前記２
個のアドレスが一致した場合に前記一致信号を出
力するか、または前記２個のアドレスが所定の大
小関係にある場合に前記一致信号を出力するかを
決定することを特徴とするものである。
このように各データ処理ステーシヨンはローカ
ルデータプロセサに加えて１個以上のいわゆる比
較手段を具えている。複数個のデータ処理ステー
シヨンが１本のデータバスに接続される本発明の
データ処理システムにおいては、割込み要求信号
ラインが働かされるや否やデータ処理ステーシヨ
ンの各比較手段で自己の識別アドレスと割込み要
求信号の割込み宛先アドレスとが比較される。こ
うすれば、少なくとも両アドレスが一致したロー
カルデータプロセサだけに割込みが許可されて割
込み要求信号を受けることが確実にされる。した
がつて、信号が一致しないために割込み要求が無
視されることから、システムにおける割込み許可
を与えないローカルデータプロセサおよびアドレ
スが一致しない他の全てのローカルデータプロセ
サは何も妨げられずに自己の動作を続けることが
できるとともに、あるデータ処理ステーシヨンの
故障が他のデータ処理ステーシヨンに影響を及ぼ
すことがない。
本発明の付加的な利点の一つは、各ローカルデ
ータプロセサのソフトウエアが一層簡単になるこ
とである。この理由は、関連するローカルデータ
プロセサ自体に向けられる割込み要求に対して唯
１個の割込みサービスルーチンだけが存在するこ
とを必要とされるからである。
いくつかの比較手段が含まれるデータ処理ステ
ーシヨンの場合は、１個のローカルデータプロセ
サが２個以上の識別に応答することができる。こ
の場合に、識別アドレスは、例えば２つの部分か
ら成る。１つの部分はそのローカルデータプロセ
サ自体のアドレスとし、他の部分はそのローカル
データプロセサによつて実行される特別なプロセ
スを示す。このプロセスは特別なプログラムルー
チン等であり得る。これについては、これ以上論
じない。なぜならば、本発明の本質に影響を与え
ないからである。本発明は、直ちに自明とは言え
ないような他の付加的手段を取る必要なしに、こ
の拡張を含んでいる。
実際には、データ処理ステーシヨンには割込み
要求信号を受け取るだけではなく、送出する割込
み要求信号を外部装置に伝送するための割込み要
求信号を出力する割込み要求信号発生手段を備え
ている。このことは入来する割込み要求信号と送
出する割込み要求信号とが同時に生起する時に衝
突状態が生じるのを回避するために考慮されるべ
きである。この点を考慮して、前述したように、
前記割込み要求信号ラインには、複数個の前記デ
ータ処理ステーシヨンから同時に起こる前記割込
み要求信号を受け取るに際して、これらのデータ
処理ステーシヨンから１個のデータ処理ステーシ
ヨンを選択するためのステーシヨン選択信号を発
生する仲裁手段が設けられるとともに、各データ
処理ステーシヨンはそれらデータ処理ステーシヨ
ンと関連した前記ステーシヨン選択信号によつて
のみ選択的に作動されるアドレス出力手段を有し
ている。
このような仲裁手段は個々のデータ処理ステー
シヨンから入来する種々の割込み要求の処理に際
して優先事項をモニタする中央仲裁手段でもよ
い。このような仲裁手段を有するデータ処理（マ
ルチプロセサ）システムの一例は「コンピユータ
デザイン」（Computer Design）1978年３月号、
第82頁第２図および第85頁第５図に載つている。
データ処理システムにおける事項にしたがつて、
関連ローカルデータプロセサがその送出する割込
み要求を有するために動作状態に入る場合には、
このことが前記ステーシヨン選択信号により表わ
され、前記アドレス出力ゲート手段を介してバス
にその宛先アドレスが与えられる。
分散される仲裁機能を用いることもできる。こ
れについては「コンピユータデザイン」の前記論
文の第４図を参照されたい。しかしながら、まず
先に、分散によりローカルデータプロセサ自体の
動作が干渉されることになつてはいけないことを
考慮しなければならない。
また、本発明は、マルチステーシヨンデータ処
理システムに用いられ、かつ集積回路として構成
されるデータ処理ステーシヨンであつて、 (a) データおよび割込み宛先アドレスをバスと双
方向性交換するためのバス連結手段、 (b) 前記バスに対する割込み宛先アドレスと並行
して割込み要求信号を出力するための割込み要
求信号発生手段、 (c) ローカルデータプロセサ、 (d)(i) 前記バスによつて供給される割込み宛先ア
ドレスを受け取るための第１入力端子、 (ii) 前記ローカルデータプロセサの識別アドレ
スを受け取るための第２入力端子、 (iii) 割込み要求信号ラインによつて供給される
割込み要求信号を、前記割込み宛先アドレス
と前記識別アドレスとの２個のアドレス間に
おける比較をイネーブルするイネーブル信号
として受け取るための第３入力端子、 (iv) 前記ローカルデータプロセサからの許可信
号を受け取るための第４入力端子および (v) 前記許可信号の条件の下で、一致比較が指
定されている場合には前記２個のアドレスが
一致した場合に、また大小比較が指定されて
いる場合には前記２個のアドレスが所定の大
小関係にある場合に、前記ローカルデータプ
ロセサに対する無条件割込み要求信号を表わ
す一致信号を送出するための出力端子 を有する比較手段および (e)(i) 当該データ処理ステーシヨン外から第１の
了解信号を受け取るための第１入力端子と、 (ii) 前記割込み要求信号発生手段によつて前記
割込み要求信号が供給される第２入力端子
と、 (iii) 前記第１および第２の入力端子における信
号が一致した場合に前記割込み要求信号を前
記割込み要求信号ラインに、また前記割込み
宛先アドレスを前記バスに選択的に出力させ
るために動作する第１出力端子と、 (iv) 前記第１および第２の入力端子における信
号が一致しない場合には、当該データ処理ス
テーシヨンの外で用いるために選択的に前記
第１の了解信号を第２の了解信号として出力
するための第２出力端子と を有する仲裁手段 を備えることを特徴とするものである。
仲裁手段はローカルデータプロセサ自体のいか
なる部分をも形成するものではなく、データ処理
ステーシヨンにおいて独立に動作する。
システムに存在する次段のデータ処理ステーシ
ヨンにおいては、前述の送出する第２の了解信号
がステーシヨンの外部から受け取る第１の了解信
号として作用する。こうして、いわばシステムに
おいて含まれるデータ処理ステーシヨンの仲裁手
段同士の間においてチエーン接続がなされる。
実際にはローカルデータプロセサ自体が割込み
要求を受け容れ得るか否かを示す。この割込み要
求は許可信号を受け取つたか否かによつてなされ
得る。この機能が本発明のデータ処理ステーシヨ
ンに用いられることを可能にするために、本発明
のデータ処理ステーシヨンは、前述のように比較
手段が、前記ローカルデータプロセサからの許可
信号を受け取るための第４入力端子および前記許
可信号の条件の下で、前記２個のアドレスの比較
において一致を検出した場合に、前記ローカルデ
ータプロセサに対する無条件割込み要求信号を表
わす一致信号を送出するための出力端子を有して
いる。
データ処理システムの特別な使用においては、
ローカルデータプロセサの群（サブセツト）、特
に割込みベクトルの宛先アドレスと等しいまたは
より大きいアドレスによつて定められる群（サブ
セツト）に割込みがかけられるようにすることが
有用であり得る。
逆の場合、言い換えれば宛先アドレス（と等し
いまたは）より小さいアドレスのローカルデータ
プロセサに対しても当然に可能である。本発明の
データ処理ステーシヨンにおけるその機能を実現
するために、前記比較器が、前記許可信号の条件
の下で、一致比較が指定されている場合には前記
２個のアドレスが一致した場合に、また大小比較
が指定されている場合には前記２個のアドレスが
所定の大小関係にある場合に、前記ローカルデー
タプロセサに対する無条件割込み要求信号を表わ
す一致信号を送出するための出力端子を有してい
る。
したがつて、２個のアドレス、言い換えれば１
個の割込み宛先アドレスと各ローカルデータプロ
セサの１個の識別アドレスとの一致比較により特
定のローカルデータプロセサに割込み可能になる
に加えて、１個の割込み宛先アドレスと各ローカ
ルデータプロセサの１個の識別アドレスとの大小
比較により特定の群のローカルデータプロセサに
同時に割込み可能になる。言い換えれば、大小比
較という簡便なやり方によつて割込み可能な特定
の群のローカルデータプロセサを選定できる。
次に、本発明によるデータ処理システムおよび
データ処理ステーシヨンの具体的実施例につき、
図面を参照しつつ詳細に説明するが、これは例示
にすぎず、本発明の範囲を限定するものではな
い。
第１図にはバスシステムに接続された２個の本
発明におけるデータ処理ステーシヨンである信号
処理装置PAi，PAnが示されている。本実施例に
おいては、バスシステムはアドレスバスABと、
データ兼制御バスDB／CBと、別個に引き出され
た割込み要求信号ラインINTREQである制御ラ
インとから成る。このバスシステムにもつと多数
の信号処理装置PAを接続することが可能である。
これら全体がいわゆるマルチプロセサシステムを
構成している。これらの信号処理装置PAの対応
する部分は同一符号が付されている。サフイツク
ス…ｉまたは…ｎは関連装置自体を示している。
信号処理装置PAiは条件付き割込みモジユール
VIMiおよび信号処理モジユールPEiを有してい
る。本実施例においては、条件付き割込みモジユ
ールVIMiは識別アドレスレジスタIRを有してい
る。この識別アドレスレジスタIRにおいては、
信号処理モジユール（ユニツト）PEi自体の識別
アドレス（identity address）が記憶されてい
る。条件付き割込みモジユールVIMiはまた比較
器VERGを有している。この比較器VERGに、
アドレスバスAB上のアドレスがサブバスABiを
介して供給される。条件付き割込みモジユール
VIMiにおけるANDゲートはENによつて示され
ている。
信号処理モジユールPEiは割込み要求信号入力
端子INTおよび割込み要求信号出力端子REQを
有している。本実施例においては、後者の割込み
要求信号出力端子REQが全体の割込み要求信号
ラインINTREQに接続されている。また、REF
によつて示されている拒絶状態信号（refuse
signal）出力端子もある。信号処理装置PAiはア
ドレスバスABからサブバスABiを介してアドレ
スを受け取り、データ兼制御バスDB／CBからサ
ブバスDBi／CBiを介してデータ信号および制御
信号を受け取る。信号処理装置PAiにおいて、割
込み要求信号ラインINTREQは条件付き割込み
モジユールVIMi、本実施例においては特に比較
器VERGに接続されている。この比較器VERG
の出力端子はANDゲートENの第１入力端子に
接続されており、信号処理モジユールPEiの拒絶
状態信号出力端子REFはANDゲートENの第２
入力端子に接続されている。ANDゲートENの
出力端子は信号処理モジユールPEiの割込み要求
信号入力端子INTに接続されている。
この装置を用いて本発明の原理を簡単に説明す
ることができる。図示されているバスシステムに
含まれている信号処理装置…PAi…PAnのオペレ
ーシヨンは、次の通りである。
任意の信号処理モジユールPEによつて発生す
る割込み要求があると仮定する（さらなる詳細に
ついては後述する）。言い換えれば、割込み要求
信号ラインINTREQに信号が存在して、アドレ
スバスABに特定の宛先アドレスが存在する。割
込み要求信号ラインINTREQ上の信号は全ての
比較器VERGを作動させる。宛先アドレスも全
ての比較器VERGに供給されるとともに、識別
アドレスレジスタIRからの識別アドレスと比較
される。両者が対応する場合には、この割込みを
行う信号処理モジユールPEによりアドレスバス
ABに供給されているアドレスと同一のアドレス
を識別アドレスレジスタIRに有した条件付き割
込みモジユールVIMxの比較器VERGによつて一
致信号が発生される。
関連信号処理モジユールPExが割込みを受け容
れ得る非拒絶状態信号である場合には、
ANDゲートENが信号を通して、割込み要求信
号が信号処理モジユールPExの割込み要求信号入
力端子INTに現われる。この信号処理モジユー
ルPExを除き全ての他の信号処理モジユールPE
はそのオペレーシヨンによつて影響されなく、何
の妨げも受けずに自己のオペレーシヨンを継続で
きる。
第２図は第１図に示されたのと同じ解決法を示
しているが、ここではいわゆる中央仲裁モジユー
ル（central arbitration modul）ARBによつて
システムが拡張されている。各信号処理装置…
PAi…PAnにはさらにゲートＧが設けられてい
る。中央仲裁モジユールARBは２つ以上の割込
み要求が同時になされた場合にシステムに生じる
どんな衝突をも防止する役目を有する。これは優
先事項にもとづいて行われる。特定の信号処理モ
ジユールPEは他の信号処理モジユールPEよりも
（割込み要求信号出力端子REQにおける）割込み
要求を処理するべきである場合に所定の高い優先
事項が与えられている。このような中央仲裁モジ
ユールARBの一例は「アイ・イー・イー・イー
トランザクシヨンズ オンコンピユータ」
（IEEE Transactionson Computer）1975年９月
号、第931〜932頁、第３〜５図に載つている。第
２図に見られ得るように、送出される割込み要求
信号…REQi…REQnは中央仲裁モジユールARB
に供給される。この中央仲裁モジユールARBで
どの要求が優先権を持つかが判断され、かくして
承認が与えられる。出力…ACKi…ACKnの一つ
は承認信号をもたらす。これにより割込み要求が
割込み要求信号ラインINTREQ上に存在するよ
うにされ、関連信号処理装置PAが働いて宛先ア
ドレスを知らせる。ゲートＧはその目的のために
設けられている。信号処理モジユールPEnからの
割込み要求（信号）REQnが承認されて、承認信
号ラインACKnが承認信号ACKをもたらすと仮
定する。これにより信号処理装置PAnにおける
ゲートＧが開かされ、したがつて信号処理モジユ
ールPEnはサブバスABnを介してアドレスバス
ABに割込み要求の宛先アドレスを移すことがで
きる。割込み要求信号ラインINTREQ上の信号
およびそのアドレスバスAB上の宛先アドレスに
関しては、第１図に示されたような手順である。
指摘されるべきことは、第２図において示された
ような手順ではなく、要求が承認されている場合
に割込み要求信号ラインINTREQがまた直接に
中央仲裁モジユールARBから作動されることも
可能なことである。この場合には、信号処理装置
…PAi…PAnから割込み要求信号ライン
INTREQまでの各個別の接続線が省略され得る。
第３図には仲裁モジユールを有する信号処理装
置PAxが示されている。こうして、このような
信号処理装置PAxの２個以上を含むシステムに
おいては、１個以上の割込み要求がある場合に分
散仲裁処理（decentralized arbitration
processing）がある。
第３図において、信号処理装置PAxには信号
処理モジユールPExおよび仲裁モジユールARBx
が設けられている。さらに、この信号処理装置
PAxには識別アドレスレジスタIR、比較器
VERGおよびゲートEN，Ｇが設けられている。
ゲートＧはゲートG′でもつて拡張されている。
本実施例において、アドレスバスABおよびデー
タバスは一緒になつてアドレスデータバスADB
となつている。さて、制御バスはCBで示されて
いる。特に、集積回路として構成された信号処理
装置PAxの場合には、アドレスデータバスADB
は基板上で分割されてADBx１，２，３になる。
アドレスは、サブバスADBx１を介して信号処理
モジユールPExの入力端子ADに供給される。関
連信号処理モジユールPExが移送動作に関与して
いる場合には、サブバスADBx１はアドレスおよ
び／またはデータを受け取る役目をする。サブバ
スADBx２は送出する割込み要求時に信号処理モ
ジユールPExからゲートＧを介して供給される宛
先アドレスを移送する役目を有する。サブバス
ADBx２はまた現在のオペレーシヨン中にアドレ
スおよび／またはデータを送出する役目を有す
る。
信号処理モジユールPExの制御端子Ｃはサブバ
スCBxを介して制御（システム）バスCBに接続
されている。サブバスADBx３は（システム）ア
ドレスデータバスADB上に存在する宛先アドレ
スを比較器VERGに送る役目を有する。仲裁モ
ジユールARBxは第１の外部承認信号（了解信
号）を受け取るための第１入力端子Ｂ１を有す
る。この第１の外部承認信号は前段の信号処理装
置PA（ｘ−１）、特に関連仲裁モジユールARB
（ｘ−１）の第２出力端子Ｂ０から送られてくる
（第３図の関連ラインの括弧付き符号を参照）。仲
裁モジユールARBxは送出する割込み要求信号
REQxが供給される第２入力端子を有している。
仲裁モジユールARBxは、２個の第１および第２
の入力端子に第１の外部承認信号および割込み要
求信号REQxが存在する場合に（別の）承認信号
ACKxが現われる第１出力端子を有している。仲
裁モジユールARBxは、第１入力端子Ｂ１におけ
る第１の外部承認信号の受け取りに際して、いず
れの割込み要求信号REQxも存在しないことが判
明する場合に、信号をもたらす第２出力端子Ｂ０
を有している。したがつて、送出する第１の外部
承認信号を次段の仲裁モジユールに移送すること
が可能である（デイジーチエーン）。第４図にお
いて、これは、仲裁モジユールARBxの第２出力
端子Ｂ０におけるラインに（ARB（ｘ＋１））に
よつて明示されている。このデイジーチエーンは
信号処理装置PAの系列における最後の仲裁モジ
ユールARBnの第２出力端子Ｂ０の信号処理装置
PAの系列における第１の仲裁モジユールARBo
の第１入力端子Ｂ１への接続によつて完成され
る。
第３図に示されている信号処理装置PAのオペ
レーシヨンは次の通りである。信号処理モジユー
ルPExが送出する割込み要求信号REQxを発生さ
せる場合には、この割込み要求信号REQxが仲裁
モジユールARBxの第２入力端子に供給される。
さて、第１入力端子Ｂ１に第１の外部承認信号が
存在する場合（言い換えれば、いずれの前段の信
号処理装置PAも割込み要求をしていない場合に
は）、仲裁モジユールARBxの第１出力端子に
（別の）承認信号ACKxが現われる。これにより
ゲートＧが開けられる。割込み要求信号REQxに
属する宛先アドレスはそのゲートＧを通り抜ける
ことができるとともに、サブバスADBx２を介し
て（システム）アドレスデータバスADBに供給
される。前述された別の承認信号ACKxによりま
たゲートG′も開けられる。この結果として、割
込み要求信号REQx自体は外部に、割込み要求信
号ラインINTREQに移送される。信号処理モジ
ユールPExはいかなる送出する割込み要求信号
REQをも有していないが、仲裁モジユール
ARBxの第１入力端子Ｂ１に第１の外部承認信号
が存在する場合には、この第１の外部承認信号が
第２出力端子Ｂ０を介して次段の仲裁モジユール
ARBに供給される（前述を参照）。割込み要求が
発生している場合には、信号処理装置PAo……
PAnにおける比較器VERGは、割込み信号要求
ラインINTREQが働らくとすぐにアドレスデー
タバスADBにある宛先アドレスが識別アドレス
レジスタIRにおける識別アドレスと等しいかど
うかを確かめる。等しい場合には、ANDゲート
ENの第１入力端子に一致信号が供給される。非
拒絶状態信号がまた存在する場合には、言
い換えれば関連処理モジユールPEが割込みを受
け容れることを拒まない場合には、割込み要求信
号入力端子INTが働らかされるとともに、信号
処理モジユールPEがアドレスおよび／またはデ
ータを受け容れるためにその入力端子ADを開
く。第３図に示されている実施例はさらに付加的
な機能を有し得ることを示している。言い換えれ
ば、比較器VERGは識別アドレスが宛先アドレ
スと等しいかどうかをチエツクするかわりにまた
は加えて、識別アドレスが宛先アドレスよりも大
きいか（必要とあらば小さいか）をチエツクし得
る。そして、識別のアドレスがそのようである場
合には、一致信号も発生される。このようにし
て、例えば、特定の番号の信号処理モジユール
PEから始まる全ての信号処理モジユールPEのよ
うな、信号処理モジユールPEのサブグループの
全体に割込みをかけることができる。このような
場合において、衝突が生ずるのを避けるためにも
う一つの手段をとるのが有利である。言い換えれ
ば、それ自体割込み要求を送出する信号処理モジ
ユールPEよりも低い番号を有する信号処理モジ
ユールPEを宛先アドレスが指して、また比較器
VERGがその宛先アドレス以上の（および等し
い）アドレスを調べる場合には、移送する信号処
理モジユールPEはそれ自体によつて割込まれる
だろう。例えば、第３図に示されている実施例で
は、付加的条件として（別の）承認信号ACKxの
（丸で印された）反転値をANDゲートENに供給
することにより、これは防止される。この目的の
ために、ANDゲートENは第３入力端子を有し
ている。これは、いかなる承認信号ACKxも存在
しない場合に、一致信号および非拒絶状態信号
REFが存在すれば信号処理モジユールPExは割
込まれ得ることを意味する。しかしながら、承認
信号ACKxが存在する場合には、信号処理モジユ
ールPExがそれ自体に割込むことはできない。
信号処理装置PAおよびそれらの信号処理装置
PAを２個以上用いるシステムをさらに説明する
ために、第３図に示されている装置のより詳細な
説明をする。どのように制御および信号移送同期
が確実にされるかに関しても説明する。このため
に、いわゆるハンドシエークモジユール（hand
shake module）が必要であり、これについても
次に説明する。
第４図には本発明によるより詳細な実施例が示
されている。対応する要素は第３図と同一符号が
付されている。この関係において、指摘されるべ
きことは多くの信号の記号にバー（反転記号）が
付けられていることである。これは、論理「１」
が低電圧レベルを表し、論理「０」が高電圧レベ
ルを表わすプラクテイスに由来する。本実施例に
おいて用いられる信号処理モジユールPExは、例
えばタイプ8048のマイクロプロセサである。全シ
ステムにおける接続を示すために、タイプ8048の
ピン番号が夫々の端子のところに括弧で与えられ
ている。
OPCA出力端子３５はどのようにアドレスが処
理されるべきかを判断するための（単一ビツト
の）オペレーシヨンコードが現われる出力端子で
ある。言い換えれば、そのオペレーシヨンコード
はOPCAの値に依存して「等しい識別アドレスで
ある」かまたは「より大きい識別アドレスである
か」である（後述を参照）。AD２７〜３４はア
ドレスデータバスへの接続のための端子である。
REQ３８は割込み要求信号出力端子である。TO
１１はクロツク信号出力端子である。INT６は
割込み要求信号入力端子である。REF３６は拒
絶状態信号出力端子である。ACP３７は受容信
号出力端子である。RST４はリセツト入力端子
である。BSY３９は話中信号入力端子である。
Ａ２４は受容信号入力端子であり、Ｒ２３は拒絶
状態信号入力端子である。
ゲートＧは入力端子OPNを有し、この入力端
子OPNは仲裁モジユールARBxの出力端子ACK
に接続されている。仲裁モジユールARBxは入力
端子REQ，CK，Ｂ１および出力端子ACK，
BR，Ｂ０を有している。機能に関する限り、こ
れらの端子は第３図に示されている端子と対応し
ている。なお、第３図に、クロツク入力端子CK
と、割込み要求があることを知らせるのに用いら
れる信号の出力端子BRとが付加されている。こ
の信号は仲裁モジユールARBOに導くライン
ARBOに供給される。これは、デイジーチエー
ンを構成する仲裁モジユールARBO系列の始ま
りにおける仲裁モジユールARBOである。この
仲裁モジユールARBOにおいて、ラインARBO
が第１入力端子Ｂ１に接続されている。これは全
てのものを阻止するに用いられる。言い換えれ
ば、全ての仲裁モジユールARBOは「どこかで」
割込み要求が肯定されている（「どこかで」承認
信号ACKがまた発生した）ことを知らせる。こ
れはすぐにいかなる第２の要求も移送されること
ができないことを保証する。この仲裁処理の形を
もつと良く理解するために、1972年度フオール
ジヨイント コンピユータ コンフアレンス
（Fall Joint Comp.Conf.）の第723〜724頁のサ
ーバー（Thurber）氏の論文を参照されたい。
信号処理装置PAxのハンドシエークモジユー
ルはHMxによつて示されている。このハンドシ
エークモジユールHMxは入力端子REQ，ACK，
CK，REF，QU，ACP，RST，INTREQと、出
力端子BSY（話中）、Ｒ（拒絶出力）、Ｐ（受容出
力）とを有している。ＸおよびＹはハンドシエー
クモジユールHMxの入力端子および出力端子で
ある。ハンドシエークモジユールHMxの出力端
子Ｒ，Ｐ，Ｘ，Ｙはバスラインと接続されてい
る。言い換えれば、拒絶バスラインREFL、受容
バスラインAPCLおよび信号ラインＸ，Ｙと夫々
接続されている。比較器VERGは（オペレーシ
ヨンコードが等しいかより大きい場合に）いかに
アドレスが処理されるべきかを示す入力端子Ｆ、
Ao（アドレス入力端子）、Ｂ（識別アドレス入力端
子）および等しいかより大きい選択条件が満足さ
れる場合に一致信号を供給する出力端子QUを有
している。
第４図に示されている装置のオペレーシヨンは
本質的には第３図に関して述べた装置のオペレー
シヨンに類似している。但し、ここではハンドシ
エークモジユールHMxにより、制御およびデー
タの信号移送間における信号処理装置PAの外部
にある他の信号処理装置PAとの同期が保証され
る。
次に、第４図の各部の構成とオペレーシヨンを
詳細に説明する。
第５図には、本実施例において10個の入力端子
OPCA，AD（８ライン），REQxの全て夫々ライ
ン（OPCA）、アドレスデータバスADB、割込み
要求信号ラインINTREQに接続されている出力
端子に移すのに用いられるゲートＧが示されてい
る。これは、承認を与える入力端子OPNにおけ
る信号（仲裁モジユールARBxからの承認信号
ACKx）の指令において行われる。本実施例で
は、このゲートＧは２個のタイプ74365Aバツフ
アドライブである。これらのバツフアドライブは
第５図において５１，５２によつて示されてい
る。
第６図にはモジユールARBが詳細に示されて
いる。接続関係は第４図における仲裁モジユール
ARBxのそれに類似している。６０はJKフリツ
プフロツプであり、６１，６２，６３はインバー
タであり、６４，６５はNANDゲートである。
この仲裁モジユールARBのオペレーシヨンは通
常の方法で論理のルールを用いて示すことができ
る。B0＝B1・BRはフリツプフロツプの状態
（＝１＝）に変化がない場合に入来する第
１の外部承認信号Ｂ１が出力へ進まされることを
意味する。ACK＝B1・BRはフリツプフロツプ
が変化した状態を有している（BR＝１）場合に
発生することを意味する。Ｂ１＝１もまた存在す
るために、割込みに対する承認信号ACKが進ま
されることを意味する。（次のクロツク位相のた
めに）新しいBR*の発生は論理的にはBR*、言
い換えれば＝REQ（1＋BR）によつて示される
配置に存して示すことができる。なお、BRは前
のクロツク位相の状態である。説明のために、回
路は次の部品、言い換えればJKフリツプフロツ
プは7472、インバータは7404、7406、NANDゲ
ート7400で構成され得ることが認められる。
第７図には比較器モジユールVERGが詳細に
示されている。ここで、Ａはアドレスデータバス
ADBからのアドレスを移送するための８個のア
ドレス入力端子である。Ｂは８個の識別アドレス
入力端子である。アドレス入力端子Ａおよび識別
アドレス入力端子Ｂは２個の比較回路７０，７１
（例えばタイプ7485）の入力端子である。これら
の２個の比較回路７０，７１は（ライン７３，７
４，７５で）相互に接続されている。出力ライン
７６はＢ＞Ａ信号のために用いられており、出力
ライン７７はＡ＝Ｂ信号のために用いられてい
る。選択回路７２（例えばタイプ74157）におい
ては、論理「０」または「１」値を有するオペレ
ーシヨン（命令）コードOPCAが（もし存在すれ
ば）信号Ｂ＞Ａまたは信号Ａ＝Ｂを出力QUに通
過させられる。このようにして、アドレスのオペ
レーシヨンコードOPCAの値に依存して選択回路
７２で識別アドレスコードＢが条件セツトを満足
するか否かが判断される。満足する場合には、関
連信号処理モジユールPEは割込みのための要求
を受け取る。言い換えれば、出力QUはANDゲ
ートENの入力端子に接続されており、ANDゲ
ートENの出力端子は信号処理モジユールPEの割
込み要求信号入力端子INTに接続されている
（第４図参照）。第７図の論理式は次の通りであ
る。QU＝〔Ｆ・（Ｂ＝Ａ）＋・（Ｂ＞Ａ）〕。
第８図にはハンドシエークモジユールHMxに
よつて得られるハンドシエーク手順のタイミング
図が示されている。BLによつて示されている一
群の図は関連バスラインINTREQ，Ｘ，Ｙ，
ACPL，REFLの信号波形を示している。矢印８
１は、割込み要求信号の受け取りと仲裁モ
ジユールARBによつて与えられる承認信号ACK
との間の時間間隔（REQおよびACICにおけるラ
インを参照）を指す。矢印８０は割込みを構成す
るオペレーシヨンが起こる時間間隔を指し示して
いる。種々のパルスの縁に示されている点線は信
号処理装置PAの応答速度に差があることと、ま
たバスに沿つての走行距離に差があることとによ
る時間のばらつきが存在することを指し示してい
る。いかなる混乱や誤りが生じえないように配置
はあるべきである。したがつて、各ハンドシエー
クモジユールHMxにおいて適当な手段が採られ
る。（ハンドシエーク手順の関連しての話中）
BSYは次のように表わすことができる。BSY＝
REQ・Ｙ＋＋＋。バスラインBLに
おける状態は時間に関して変化する。これは順序
論理を用いて行うことができ、この順序論理いわ
ゆる状態図によつて非常に簡単に記述できる。
第９図には本実施例に関する状態図が示されて
いる。第９ａ図、第９ｂ図および第９ｃ図には状
態SA，SB，SC，SD，SE，SF，SG，SHの状態
図が示されている。１つの状態からもう１つの状
態へ移る際の条件もまた示されている。これらの
条件の意味については先の第４図乃至第７図の説
明をもう一度参照されたい。
第９ｄ図に種々の状態の意味が示されている。
言い換えれば、ハンドシエークモジユールHMy
の出力端子Ｘ，Ｙ，（ラインAPCLへの）Ｐ，（ラ
インREFLへの）Ｒの信号値（論理値）並びに他
の２個の内部のフリツプフロツプ１２０，１３０
（第１２図および第１３図を参照）の状態に対応
するそれらは第９ｄ図のマトリツクスに示されて
いるようになる。
第１０図、第１１図、第１２図、第１３図およ
び第１４図には全ての信号が処理され、言い換え
れば第８図および第９図に示されるようなハンド
シエーク手順に対して形成される回路が示されて
いる。
第１０図において、１００は入力端子に入力信
号，，Ｘ，Ｙを有する話中信号BSYを
形成するに供されるゲート回路（例えばタイプ
74153）である。
第１１図において、１１０および１１１は２個
のJKフリツプフロツプであつて、これらのJKフ
リツプフロツプ１１０，１１１は夫々出力信号Ｒ
（ハンドシエークモジユールHMxからの拒絶状態
信号）およびＰ（受容信号）を出力するのに用い
られる。この目的のために、信号QU，SB，SD
および、インバータ１１２での信号の反転
後における信号REFがJKフリツプフロツプ１１
０の入力端子にある。JKフリツプフロツプ１１
０の出力端子Ｑは（インバータ１１３での反転後
における、前記拒絶状態信号Ｒとなる）状態信号
SEを伝える。また、出力端子は状態信号を
伝える。JKフリツプフロツプ１１１はその入力
端子において信号QU，SB，ACP，SDを受け取
る。出力端子Ｑは（インバータ１１４での反転後
における、前記受容信号Ｐとなる）状態信号
を伝える。また、出力端子は状態信号を伝
える。CPはクロツク信号CKのためのクロツク入
力端子であり、またによつて示されている
端子を介してリセツトが行われる。
第１２図においては、フリツプフロツプ１２０
並びにNANDゲート１２１，１２２によつて内
部状態FF１，１が発生し、他方第１３図に示
されているようにフリツプフロツプ１３０および
NAND１３１によつて内部状態FF２，２が
発生する。この目的のために、状態信号，
および信号QUはNANDゲート１２１に供給さ
れ、また信号，および信号QUがNANDゲ
ート１２２に供給される。NAND１２１の出力
信号および信号２はJKフリツプフロツプ１２
０のＪ入力端子に供給される。NAND１２２の
出力信号および信号FF２はJKフリツプフロツプ
１２０のＫ入力端子に供給される。JKフリツプ
フロツプ１３０のＪ入力端子は（信号
をインバータ１３０における反転後のINTREQ
である）信号INTREQおよび信号１を受け取
る。Ｋ入力端子は信号および信号FF１
を受け取る。
第１４図のゲート１４０，１４１，１４２，１
４３はFF１，FF２，１，２の４つの組合
わせを形成するとともに、状態信号Ｘ，Ｙ，SB，
SDを伝える。
第１５図は割込み処理で生ずる事象を表わすフ
ローチヤート図である。スタートブロツク１５０
（SRT）は連絡手順の開始を示している。この手
順中、ステツプ151でどんな前のオペレーシヨン
も完了しているか否かを見つけ出するためにチエ
ツクが行われている。ここで、第８図のタイミン
グ図、右側のBSY信号を参照することができる。
BSY＝０であれば手続きはスタートすることが
できる（ブロツク１５２へ）。言い換えれば、信
号BSYは信号処理モジユールPEに入り（第４図
の信号処理モジユールPExの入力端子BSY３９
を参照）、またこれはREQ＝０となる。これは、
割込み要求が（第４図の割込み要求信号出力端子
３８）移送されることを意味する。さらに、今、
要求の宛先アドレスADおよびどのようにアドレ
スが処理されるかを決めるオペレーシヨンコード
OPCAが移送される〔第４図の接続用端子２７〜
３４、出力端子３５〕。
次にステツプ153でBSY＝０であるか否かを確
かめるための他のチエツクが行われる。BSY≠
０であれば遅滞（繰返し）がある。BSY＝０で
あればステツプ154に達する。この場合に、Ｒ＝
０であるか＝１であるかを判断するためのチエ
ツクが行われる。この信号は信号処理モジユー
ルPEの拒絶状態信号入力端子２３にあり（第４
図参照）、また拒絶バスラインREFLにおいて論
理“１”であるか“０”であるかを信号処理モジ
ユールPExに知らせる役目を有する。＝
＝０であればステツプ155に達する。ここで、
＝０であるか＝１であるかを判断する（信号処
理モジユールPExの受容信号入力端子２４）。こ
の信号は受容があるか否かを信号処理モジユール
PExに知らせるに用いられるとともに、受容バス
ラインによつて信号処理モジユールPExに
与えられる。ステツプ154、155、156は次のよう
に成される。＝０の場合、言い換えればどこか
に拒絶が与えられている場合に、これはステツプ
155においてさらに調べられる。言い換えれば、
それにもかかわらずどこかに受容があるか否かを
見つけ出すためのチエツクが行われるのである。
Ａ＝１である場合には、どこにも受容がない。言
い換えれば、宛先アドレスADおよびアドレスオ
ペレーシヨン（オペレーシヨンコード）OPCAの
組合わせを満たす全ての信号処理モジユールPE
が割込みを拒絶する。このような場合に、ステツ
プ1551は適切な信号を伝えさせられる。他方＝
０である場合には、どこかにまだ１個または複数
個の受容がある。これは宛先アドレスADおよび
アドレスオペレーシヨン（オペレーシヨンコー
ド）OPCAの組合わせを満たすいくつかの信号処
理モジユールPEは拒絶するが、いくつかは割込
みを許容することを意味する。ステツプ1552は適
切な信号をそのような場合に伝えさせる。一方、
ステツプ154において＝１である、言い換えれ
ば拒絶がどこにも与えられていないことが確実で
ある場合には、これはステツプ156において、言
い換えれば＝０であるか＝１であるかをさら
に調べられる。＝１である場合には、まだ拒絶
であり、言い換えれば宛先アドレスADおよびア
ドレスオペレーシヨン（オペレーシヨンコード）
OPCAの組合わせを満足する信号処理モジユール
PEは存在しない。ステツプ1561は適切な信号を
そのような場合に伝えさせられる。他方、ステツ
プ156において＝０であることが確実である場
合には、これは宛先アドレスADおよびアドレス
オペレーシヨン（オペレーシヨンコード）OPCA
の組合わせを満たす全ての信号処理モジユール
PEが割込まれることを意味する。ステツプ1562
は適切な信号をそのような場合に伝えさせられ
る。
第１６図には前述したような割込まれた信号処
理モジユールPEで生起する事象系列を表わすフ
ローチヤート図を示している。スタートブロツク
１６０（SRT）は手順の開始を示している。ス
テツプ161において、＝０が生じたかどうか
をモニタする。＝０である場合には、要求
が存在し、ステツプ162で行動がとられる。ステ
ツプ162において、現在の命令が終了されている。
ステツプ163において、割込みの準備が行われ、
ステツプ164において外部に受容が可能である
ACP＝１を知らせる（第４図の信号処理装置PA
の出力端子３７を参照）。次に、割込みオペレー
シヨンが行われる（ステツプ165）。これらのオペ
レーシヨンが完了した場合に、信号処理モジユー
ルPEがACP＝０を伝え、受容を完了する（ステ
ツプ166）。信号処理モジユールPEは最後に割込
み以前の状態に戻るRETN（ステツプ167）。
【図面の簡単な説明】
第１図は本発明による（バスシステムに含まれ
る）２個の信号処理装置の第１実施例を示すブロ
ツク図、第２図は本発明による（仲裁モジユール
付きシステムに含まれる）２個の信号処理装置の
第２実施例を示すブロツク図、第３図は仲裁モジ
ユールを含む信号処理装置を示すブロツク図、第
４図は第３図に示されている信号処理装置のより
詳細なブロツク図、第５図はゲートの詳細図、第
６図は仲裁モジユールの詳細図、第７図は比較器
の詳細図、第８図はハンドシエーク手順のタイミ
ング図、第９図はハンドシエークモジユールの状
態図、第１０図乃至第１４図はハンドシエークモ
ジユールで用いる種々の回路図、第１５図および
第１６図夫々は割込みをかけられる信号処理モジ
ユールに起こる手順のフローチヤート図である。 PA…信号処理装置、AB…アドレスバス、
DB／CB…データ兼制御バス、INTREQ…割込
み要求信号ライン、VIM…条件付き割込みモジ
ユール（手段）、PE…信号処理モジユール（手
段）、EN…ANDゲート、INT…割込み要求信号
入力端子、REQ…割込み要求信号出力端子、
REF…拒絶状態信号出力端子、VERG…比較器、
IR…識別アドレスレジスタ、ARB…仲裁モジユ
ール（手段）、ACK…承認信号、Ｇ，G′…ゲー
ト、Ｂ１…第１入力端子、Ｂ０…第２出力端子、
HM…ハンドシエークモジユール。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 複数個のデータ処理ステーシヨン、 (b) 前記データ処理ステーシヨンが並列に接続さ
    れ、これらデータ処理ステーシヨン間において
    データとアドレスとを双方向性交換するための
    バスおよび (c) 前記データ処理ステーシヨンが並列に接続さ
    れ、割込み要求信号を伝送するための割込み要
    求信号ライン を備えるとともに、 前記複数個のデータ処理ステーシヨンのうちの
    少なくとも２個は、前記割込み要求信号ラインに
    割込み要求信号を、またそれと並存させて前記バ
    スに割込み宛先アドレスを出力するための割込み
    要求信号発生手段を有し、 前記割込み要求信号ラインには、複数個の前記
    データ処理ステーシヨンから同時に起こる前記割
    込み要求信号を受け取るに際して、これらのデー
    タ処理ステーシヨンから１個のデータ処理ステー
    シヨンを選択するためのステーシヨン選択信号を
    発生する仲裁手段が設けられるとともに、各デー
    タ処理ステーシヨンはそれらデータ処理ステーシ
    ヨンと関連した前記ステーシヨン選択信号によつ
    てのみ選択的に作動されるアドレス出力ゲート手
    段を有し、 前記複数個のデータ処理ステーシヨンの夫々に
    は、 (d) ローカルデータプロセサと、 (e) 前記ローカルデータプロセサとは別個の比較
    手段と が設けられ、前記比較手段が、 (i) 前記バスによつて直接供給される割込み宛
    先アドレスを受け取るための第１入力端子、 (ii) 前記ローカルデータプロセサの識別アドレ
    スを受け取るための第２入力端子、 (iii) 前記割込み要求信号ラインによつて供給さ
    れる割込み要求信号を、前記割込み宛先アド
    レスと前記識別アドレスとの２個のアドレス
    間における比較をイネーブルするイネーブル
    信号として受け取るための第３入力端子、 (iv) 前記ローカルデータプロセサからの許可信
    号を受け取るための第４入力端子および (v) 前記許可信号の条件の下で、前記２個のア
    ドレスの比較において一致を検出した場合
    に、前記ローカルデータプロセサに対する無
    条件割込み要求信号を表わす一致信号を送出
    するための出力端子 を備え、 さらに、前記複数個のデータ処理ステーシヨン
    のうちの少なくとも１個のデータ処理ステーシヨ
    ンのローカルデータプロセサと少なくとも２個の
    データ処理ステーシヨンの比較手段とには並列に
    接続された命令信号線が設けられ、 前記少なくとも２個のデータ処理ステーシヨン
    の比較手段の夫々は、前記命令信号線に接続され
    たローカルデータプロセサからその命令信号線を
    介して供給される命令信号にもとづいて、前記２
    個のアドレスが一致した場合に前記一致信号を出
    力するか、または前記２個のアドレスが所定の大
    小関係にある場合に前記一致信号を出力するかを
    決定することを特徴とするデータ処理システム。 ２ マルチステーシヨンデータ処理システムに用
    いられ、かつ集積回路として構成されるデータ処
    理ステーシヨンであつて、 (a) データおよび割込み宛先アドレスをバスと双
    方向性交換するためのバス連結手段、 (b) 前記バスに対する割込み宛先アドレスと並行
    して割込み要求信号を出力するための割込み要
    求信号発生手段、 (c) ローカルデータプロセサ、 (d)(i) 前記バスによつて供給される割込み宛先ア
    ドレスを受け取るための第１入力端子、 (ii) 前記ローカルデータプロセサの識別アドレ
    スを受け取るための第２入力端子、 (iii) 割込み要求信号ラインによつて供給される
    割込み要求信号を、前記割込み宛先アドレス
    と前記識別アドレスとの２個のアドレス間に
    おける比較をイネーブルするイネーブル信号
    として受け取るための第３入力端子、 (iv) 前記ローカルデータプロセサからの許可信
    号を受け取るための第４入力端子および (v) 前記許可信号の条件の下で、一致比較が指
    定されている場合には前記２個のアドレスが
    一致した場合に、また大小比較が指定されて
    いる場合には前記２個のアドレスが所定の大
    小関係にある場合に、前記ローカルデータプ
    ロセサに対する無条件割込み要求信号を表わ
    す一致信号を送出するための出力端子 を有する比較手段および (e)(i) 当該データ処理ステーシヨン外から第１の
    了解信号を受け取るための第１入力端子と、 (ii) 前記割込み要求信号発生手段によつて前記
    割込み要求信号が供給される第２入力端子
    と、 (iii) 前記第１および第２の入力端子における信
    号が一致した場合に前記割込み要求信号を前
    記割込み要求信号ラインに、また前記割込み
    宛先アドレスを前記バスに選択的に出力させ
    るために動作する第１出力端子と、 (iv) 前記第１および第２の入力端子における信
    号が一致しない場合には、当該データ処理ス
    テーシヨンの外で用いるために選択的に前記
    第１の了解信号を第２の了解信号として出力
    するための第２出力端子と を有する仲裁手段 を備えることを特徴とするデータ処理ステーシヨ
    ン。 ３ 前記ローカルデータプロセサが、前記一致比
    較および前記大小比較のどちらかを指定する命令
    信号を出力する手段を更に有してなることを特徴
    とする特許請求の範囲第２項に記載のデータ処理
    ステーシヨン。
JP13175780A 1979-09-27 1980-09-24 Signal processor Granted JPS5654552A (en)

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