JPS6361682B2 - - Google Patents
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- Publication number
- JPS6361682B2 JPS6361682B2 JP19914381A JP19914381A JPS6361682B2 JP S6361682 B2 JPS6361682 B2 JP S6361682B2 JP 19914381 A JP19914381 A JP 19914381A JP 19914381 A JP19914381 A JP 19914381A JP S6361682 B2 JPS6361682 B2 JP S6361682B2
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- memory
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- Expired
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
- G05B15/02—Systems controlled by a computer electric
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセス制御を行なう主制御器と、
主制御器に障害を生じた際、プロセス制御を代行
する副制御器と、主制御器と副制御器との間を仲
介し、かつ、バツクアツプ用のメモリを有する切
替器とからなる等のプロセス制御装置におけるバ
ツクアツプ方式に関するものである。
主制御器に障害を生じた際、プロセス制御を代行
する副制御器と、主制御器と副制御器との間を仲
介し、かつ、バツクアツプ用のメモリを有する切
替器とからなる等のプロセス制御装置におけるバ
ツクアツプ方式に関するものである。
第１図は、かかるプロセス制御装置の一例を示
すブロツク図であり、主制御器MCTと副制御器
SCTとが設けてあるうえ、これらの仲介用とし
て切替器CGが設けてあり、主制御器MCT、副制
御器SCTおよび切替器CGには、各々マイクロプ
ロセツサ等のプロセツサCPUm，CPUsおよび
CPUc、また、プロセス値データならびに制御演
算に用いるパラメータデータの格納を行なうメモ
リMMm，MMsおよびMMcが備えられており、
主制御器MCTのプロセツサCPUmは、メモリ
MMmに対し必要とするデータのアクセスを行な
いながらプロセス制御を実行するものとなつてい
る。
すブロツク図であり、主制御器MCTと副制御器
SCTとが設けてあるうえ、これらの仲介用とし
て切替器CGが設けてあり、主制御器MCT、副制
御器SCTおよび切替器CGには、各々マイクロプ
ロセツサ等のプロセツサCPUm，CPUsおよび
CPUc、また、プロセス値データならびに制御演
算に用いるパラメータデータの格納を行なうメモ
リMMm，MMsおよびMMcが備えられており、
主制御器MCTのプロセツサCPUmは、メモリ
MMmに対し必要とするデータのアクセスを行な
いながらプロセス制御を実行するものとなつてい
る。
また、主制御器MCTに障害を生じたときには、
切替器CGを介する指令により副制御器SCTのプ
ロセツサCPUsが動作を開始し、主制御器MCT
と同様、メモリMMsに対し必要とするデータの
アクセスを行ないながらプロセス制御を代行する
が、複数の主制御器MCTに対して副制御器SCT
は１台のみが設けられるものとなつており、主制
御器と対応して設けられた切替器CGのプロセツ
サCPUcが常時動作し、主制御器MCTからバツ
フアBFmにより一時蓄積されたうえ送出される
プロセス値およびパラメータの各データをメモリ
MMcへ逐次格納のうえ、主制御器MCTの障害に
応じてメモリMMcの内容を副制御器SCTのメモ
リMMsへ転送するものとなつている。
切替器CGを介する指令により副制御器SCTのプ
ロセツサCPUsが動作を開始し、主制御器MCT
と同様、メモリMMsに対し必要とするデータの
アクセスを行ないながらプロセス制御を代行する
が、複数の主制御器MCTに対して副制御器SCT
は１台のみが設けられるものとなつており、主制
御器と対応して設けられた切替器CGのプロセツ
サCPUcが常時動作し、主制御器MCTからバツ
フアBFmにより一時蓄積されたうえ送出される
プロセス値およびパラメータの各データをメモリ
MMcへ逐次格納のうえ、主制御器MCTの障害に
応じてメモリMMcの内容を副制御器SCTのメモ
リMMsへ転送するものとなつている。
したがつて、メモリMMmの内容とメモリ
MMcの内容とは常に一致しており、メモリMMc
の内容が必要に応じてバツフアBFsを介してメモ
リMMsへ転送されるため、プロセツサCPUsは
主制御器MCTに障害を生じた場合、これの制御
を代行することが可能となる。
MMcの内容とは常に一致しており、メモリMMc
の内容が必要に応じてバツフアBFsを介してメモ
リMMsへ転送されるため、プロセツサCPUsは
主制御器MCTに障害を生じた場合、これの制御
を代行することが可能となる。
しかしながら、従来においては、主制御器
MCTの全データがバツフアBFmを介してメモリ
MMcへ転送されるものとなつているため、主制
御器MCTにおいて取扱うデータ量が大となれば、
バツフアBFmの同時に蓄積できるデータ量を大
としなければならず、レジスタ等を使用するバツ
フアBFmの構成が大規模となり、装置価格が効
果となる欠点を生ずる。
MCTの全データがバツフアBFmを介してメモリ
MMcへ転送されるものとなつているため、主制
御器MCTにおいて取扱うデータ量が大となれば、
バツフアBFmの同時に蓄積できるデータ量を大
としなければならず、レジスタ等を使用するバツ
フアBFmの構成が大規模となり、装置価格が効
果となる欠点を生ずる。
本発明は、上述のプロセス制御装置において、
データの種別に応じ、常時変化するプロセス値デ
ータは主制御器からバツフアを介してメモリへ格
納する定常動作を反復し、常時変化しないパラメ
ータデータはそのデータ値に変化があつたときに
のみ主制御器からバツフアを介してメモリへ格納
するようにしたものである。
データの種別に応じ、常時変化するプロセス値デ
ータは主制御器からバツフアを介してメモリへ格
納する定常動作を反復し、常時変化しないパラメ
ータデータはそのデータ値に変化があつたときに
のみ主制御器からバツフアを介してメモリへ格納
するようにしたものである。
これにより、主制御器におけるバツフアの稼動
負荷が軽減され、このバツフアの構成を大幅に簡
略化することが可能になる。
負荷が軽減され、このバツフアの構成を大幅に簡
略化することが可能になる。
以下、実施例を示す第２図のフローチヤートに
より本発明の詳細を説明する。
より本発明の詳細を説明する。
第２図は、主制御器MCTおよび切替器CGの各
プロセツサCPUm，CPUcによるデータ転送から
びたデータ格納の動作状況を示す。
プロセツサCPUm，CPUcによるデータ転送から
びたデータ格納の動作状況を示す。
まず、プロセツサCPUmにおいて「データチ
エツク」により、常時変化するプロセス値データ
か常時変化しないパラメータデータであるかをデ
ータの種別を示すビツトに応じてチエツクし、こ
の種別がプロセス値であり「常時変化データ？」
のYESであれば、これに応じて直ちに「バツフ
アへ転送」のうえ、切替器CGへデータを送出す
るため、プロセツサCPUcが「メモリへ格納」に
より、メモリMMcに対するデータの格納を行な
い、これらの定常動作を反復する。
エツク」により、常時変化するプロセス値データ
か常時変化しないパラメータデータであるかをデ
ータの種別を示すビツトに応じてチエツクし、こ
の種別がプロセス値であり「常時変化データ？」
のYESであれば、これに応じて直ちに「バツフ
アへ転送」のうえ、切替器CGへデータを送出す
るため、プロセツサCPUcが「メモリへ格納」に
より、メモリMMcに対するデータの格納を行な
い、これらの定常動作を反復する。
これに対し、種別がパラメータであり「常時変
化データ？」のNOであれば、これに応じてプロ
セツサCPUmが「変化あり？」の判断を行ない、
これがYESであれば「バツフアへ転送」がなさ
れ、「メモリへ格納」が行なわれる。一方、「変化
あり？」のNOでは、直ちに最初の「データチエ
ツク」へ戻り、「バツフアへ転送」および「メモ
リへ格納」は行なわれない。
化データ？」のNOであれば、これに応じてプロ
セツサCPUmが「変化あり？」の判断を行ない、
これがYESであれば「バツフアへ転送」がなさ
れ、「メモリへ格納」が行なわれる。一方、「変化
あり？」のNOでは、直ちに最初の「データチエ
ツク」へ戻り、「バツフアへ転送」および「メモ
リへ格納」は行なわれない。
なお、データの種別中、常時変化するデータは
プロセス量を示し常時変化するのに対し、常時変
化しないデータは制御演算用のパラメータであ
り、上位制御装置からの指令変更や人為的な設定
値の変更等のときのみ変化する。このため、常時
変化するデータの量は常時変化しないデータの量
に対し極めて少なく、第２図の方式によれば、バ
ツフアBFmにおいて同時に蓄積せねばならない
データ量が大幅に減少する。
プロセス量を示し常時変化するのに対し、常時変
化しないデータは制御演算用のパラメータであ
り、上位制御装置からの指令変更や人為的な設定
値の変更等のときのみ変化する。このため、常時
変化するデータの量は常時変化しないデータの量
に対し極めて少なく、第２図の方式によれば、バ
ツフアBFmにおいて同時に蓄積せねばならない
データ量が大幅に減少する。
したがつて、バツフアBFmの構成規模を簡略
化することが自在となり、装置価格を大幅に低減
することができると共に、常時変化しないデータ
の転送に充当する時間が極めて減少する。また、
定常動作により常時変化するデータのメモリ
MMcに対する転送は反復されているため、メモ
リMMmとメモリMMcの内容は一致しており、
バツクアツプに支障は生じない。
化することが自在となり、装置価格を大幅に低減
することができると共に、常時変化しないデータ
の転送に充当する時間が極めて減少する。また、
定常動作により常時変化するデータのメモリ
MMcに対する転送は反復されているため、メモ
リMMmとメモリMMcの内容は一致しており、
バツクアツプに支障は生じない。
なお、以上説明の方式は、主制御器MCTとバ
ツクアツプ用のメモリMMcを備える装置であれ
ば、副制御器SCTおよび切替器CGの有無にかか
わらず適応できるものであり、装置の構成は条件
に応じて種々の変形が自在である。
ツクアツプ用のメモリMMcを備える装置であれ
ば、副制御器SCTおよび切替器CGの有無にかか
わらず適応できるものであり、装置の構成は条件
に応じて種々の変形が自在である。
以上説明したように、本発明に係るプロセス制
御装置のバツクアツプ方式によれば、簡単な構成
により、主制御器とバツクアツプ用のメモリとの
間を仲介するバツフアの構成が大幅に簡略化さ
れ、装置価格の低減が達せられると共に、常時変
化しないパラメータデータの転送に要する時間が
極めて減少し、大量のデータを取扱うプロセツサ
の稼動負荷が軽減されるものとなり、かつ、バツ
クアツプに支障を生ぜず、各種のプロセス制御装
置において顕著な効果が得られる。
御装置のバツクアツプ方式によれば、簡単な構成
により、主制御器とバツクアツプ用のメモリとの
間を仲介するバツフアの構成が大幅に簡略化さ
れ、装置価格の低減が達せられると共に、常時変
化しないパラメータデータの転送に要する時間が
極めて減少し、大量のデータを取扱うプロセツサ
の稼動負荷が軽減されるものとなり、かつ、バツ
クアツプに支障を生ぜず、各種のプロセス制御装
置において顕著な効果が得られる。
第１図は装置の構成例を示すブロツク図、第２
図は本発明の実施例を示すフローチヤートであ
る。 MCT……主制御器、SCT……副制御器、CG
……切替器、CPUm，CPUs，CPUc……プロセ
ツサ、MMm，MMs，MMc……メモリ、BFm，
BFs……バツフア。
図は本発明の実施例を示すフローチヤートであ
る。 MCT……主制御器、SCT……副制御器、CG
……切替器、CPUm，CPUs，CPUc……プロセ
ツサ、MMm，MMs，MMc……メモリ、BFm，
BFs……バツフア。
Claims (1)
- １ 主制御器と、これからのプロセス値データお
よび制御演算に用いるパラメータデータを格納す
るバツクアツプ用のメモリと、該メモリへ前記主
制御器からの前記各データを転送するとき該デー
タの一時蓄積を行なうバツフアとを備えるプロセ
ス制御装置において、前記データの種別に応じ、
常時変化する前記プロセス値データは前記主制御
器からバツフアを介して前記メモリへ格納する定
常動作を反復し、常時変化しない前記パラメータ
データはそのデータ値に変化があつたときにのみ
前記主制御器からバツフアを介して前記メモリへ
格納することを特徴としたプロセス制御装置のバ
ツクアツプ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19914381A JPS58101301A (ja) | 1981-12-10 | 1981-12-10 | プロセス制御装置のバツクアツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19914381A JPS58101301A (ja) | 1981-12-10 | 1981-12-10 | プロセス制御装置のバツクアツプ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101301A JPS58101301A (ja) | 1983-06-16 |
| JPS6361682B2 true JPS6361682B2 (ja) | 1988-11-30 |
Family
ID=16402858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19914381A Granted JPS58101301A (ja) | 1981-12-10 | 1981-12-10 | プロセス制御装置のバツクアツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101301A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081602A (ja) * | 1983-10-11 | 1985-05-09 | Ohkura Electric Co Ltd | プロセス調節計のバツクアツプ方式 |
-
1981
- 1981-12-10 JP JP19914381A patent/JPS58101301A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101301A (ja) | 1983-06-16 |
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