JPS6361793B2 - - Google Patents
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- JPS6361793B2 JPS6361793B2 JP54138795A JP13879579A JPS6361793B2 JP S6361793 B2 JPS6361793 B2 JP S6361793B2 JP 54138795 A JP54138795 A JP 54138795A JP 13879579 A JP13879579 A JP 13879579A JP S6361793 B2 JPS6361793 B2 JP S6361793B2
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
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- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
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Description
本発明は半導体装置の製造方法に関する。特に
半導体レーザ装置の製造方法に適用して有用であ
る。
半導体レーザ装置は、接合領域における光の閉
じ込めが良好なダブルヘテロ構造が一般的であ
る。このダブルヘテロ構造は、レーザ発振あるい
は光変調が行なわわれる、所謂、活性領域の両側
に屈折率が低くかつ禁制帯エネルギーの大きい半
導体層を形成させてなる。
一方、前述したダブルヘテロ構造は、縦方向で
は屈折率の違いを持つているが、横方向では屈折
率の違いがない。そこで、ヘテロ接合面に平行な
結晶表面に対し帯状のメサを形成し、このメサ領
域に低屈折率の半導体層を形成させた埋込型ダブ
ルヘテロ構造が提案されるに至つた。
しかし、この埋込型ダブルヘテロ構造の半導体
レーザは、未だ次の様な欠点があつた。即ちリソ
グラフイ技術により活性領域の幅を制御させる際
に精度良く加工しづらい難点があつた。
本発明の目的は、微細幅の半導体領域たとえば
活性領域を有する半導体装置の製造方法を提供す
ることにある。
本発明の他の目的は、半導体領域の幅たとえば
活性領域幅を精度の良い制御が容易に出来る半導
体装置の制造方法を提供することにある。
本発明はInP−InGaAsP系の半導体レーザー装
置の製造に用いて特に有用である。
この場合、一般にInPをクラツド層に、
In1-xGaxAsyP1-y(0<x<1、0<y<1)を活
性層用いてダブルヘテロ構造を形成するのが一般
的である。
クラツド層として活性層と同種のInGAsPを用
いても良いことは勿論である。又必要に応じて若
干の不純物が含有されることも当然ある。
本発明の半導体レーザ装置の製造方法は次の通
りである。予め劈開面{011}面に垂直な
{100}面を基板表面に選び、所定の半導体層を積
層する。。この{100}面の選択は±5゜程度の傾斜
は実用上許容される。
こうして準備された半導体基本表面上に、長さ
方向が上記劈開面に垂直な<011>方向のストラ
イプ状の食刻用マスク層を形形成し、このマスク
を介して、少なくとも活性層を貫通する迄前記半
導体層を食刻する。この場合、ハロゲンを含有す
るアルコール溶液を食刻液と用いることが肝要で
ある。この食刻液を用いることによつて逆メサ構
造が極めて精度良く加工することが出来る。
次いで逆メサ構造の長手方向の側面に接して逆
メサ構造を埋め込むため半導体層を成長させる。
こうして埋め込み型ダブルヘテロ構造が完成す
る。
上述の様に、本発明におけるストライプ状マス
ク層は、マスク層の非被覆領域の基板面がエツチ
ングされ易く、かつストライプ周囲辺から基板内
部に延長する側壁面がエツチングされ難い方向に
選ばれて形成されている。エツチングが開始する
と、基板は深さ方向に大きく抉られる。しかし、
ストライプ側壁面のエツチング速度は非常に遅
く、殆んどエツチされない。従つて、エツチング
後の結晶の断面形状は逆台形すなわち、逆メサ構
造を示すようになる。なお、一般に、−族化
合物半導体で(011)面を劈開面とするのが多
いのは、(011)の結晶格子面は同数の族原
子と族原子で構成されていて、電気的に中性で
あるため、(111)面よりも劈開が起り易いためで
ある。
本発明は、上述の様にして形成されるので、活
性領域幅は、ストライプ幅より狭くなつている。
従つて、電極領域よりキヤリアが注入されると、
活性領域でキヤリアの濃縮が行なわれ注入効率が
高まる。すなわち、活性層での電流密度が高くな
るので、低いしきい値電流での発振が可能とな
る。
また、結晶の面指数とエツチング液との相互の
化学的作用による特異性により、活性層の幅を狭
くできることは勿論、さらに容易にストライプ幅
加工の最小限度幅以下の狭い幅に形成することが
できる。以下実施例を用いて詳細に説明する。
第1図1a〜1kは、本発明の一実施例として
の半導体装置の製造工程図である。
第1図1aは、錫Snを1×1018cm-3ドーブした
領域±5゜(100)面のn導電型インジウムリン
(InP)結晶を基板11の劈開する面からみた断
面図である。
次いで、第1図1bに示す様に、上記基板11
上に液相成長によりインジウムガリヒ素リン
(InGaAsP)からなる活性層102を形成させ
る。後述する様に、液相成長は、多層成長用と埋
込層形成用に分けると都合がよい。第1層成長用
の溶液組成を第1表に第1溶液として示す。成長
炉を700℃で30分間ベーキングを行なつた後、一
旦、630℃で30分間再ベーキングを行なう。後、
630℃より0.47℃/mmで15分降温させ、560℃のと
ころで第1の液相成長を行なう。形成された
InGaAsP層は上記基板のInS結晶と格子整合のと
れた四元層となる。
次いで、第1図1cに示す様に、上記活性層1
02上に液相成長によりP導電型のInPからなる
クラツド層13を形成させる。この液相成長は多
層成長の第2層目で溶液組成を第1表に第2溶液
として示す。また、成長の温度条件は、630℃で
30分ベーキングを行なつた後、降温を行ない560
℃で液相成長を行なつた。
次いで、第1図1dに示す様に、上記クラツド
層13上に第3の液相成長は多層成長によりP導
電型のInGaAsPからなるキヤツプ層14を形成
させる。この液相成長は多層成長の第3層目でこ
の溶液組成を第1表に第3溶液として示す。ま
た、成長の温度条件は、約617℃で1分30秒間成
長させる。
The present invention relates to a method for manufacturing a semiconductor device. It is particularly useful when applied to a method of manufacturing a semiconductor laser device. Semiconductor laser devices generally have a double heterostructure with good light confinement in the junction region. This double heterostructure is formed by forming semiconductor layers with a low refractive index and high forbidden band energy on both sides of a so-called active region where laser oscillation or optical modulation is performed. On the other hand, the double heterostructure described above has a difference in refractive index in the vertical direction, but no difference in refractive index in the horizontal direction. Therefore, a buried double heterostructure has been proposed in which a band-shaped mesa is formed on the crystal surface parallel to the heterojunction plane, and a low refractive index semiconductor layer is formed in this mesa region. However, this buried double heterostructure semiconductor laser still has the following drawbacks. That is, when controlling the width of the active region using lithography technology, it is difficult to process with high precision. An object of the present invention is to provide a method for manufacturing a semiconductor device having a semiconductor region, such as an active region, with a fine width. Another object of the present invention is to provide a method for manufacturing a semiconductor device that allows the width of a semiconductor region, such as the width of an active region, to be easily and precisely controlled. The present invention is particularly useful for manufacturing InP-InGaAsP semiconductor laser devices. In this case, it is common to form a double heterostructure using InP as the cladding layer and In 1-x Ga x As y P 1-y (0<x<1, 0<y<1) as the active layer. It is. Of course, the same type of InGAsP as the active layer may be used as the cladding layer. Naturally, some impurities may also be contained if necessary. The method for manufacturing the semiconductor laser device of the present invention is as follows. A {100} plane perpendicular to the cleavage plane {011} plane is selected in advance as the substrate surface, and predetermined semiconductor layers are laminated. . When selecting this {100} plane, an inclination of approximately ±5° is practically acceptable. A striped etching mask layer whose length direction is in the <011> direction perpendicular to the cleavage plane is formed on the basic semiconductor surface thus prepared, and at least the active layer is penetrated through this mask. The semiconductor layer is etched until then. In this case, it is essential to use an alcoholic solution containing halogen as the etching solution. By using this etching liquid, an inverted mesa structure can be fabricated with extremely high precision. Next, a semiconductor layer is grown in contact with the longitudinal sides of the inverted mesa structure to embed the inverted mesa structure.
In this way, an embedded double heterostructure is completed. As described above, the striped mask layer in the present invention is formed in such a direction that the substrate surface in the area not covered by the mask layer is easily etched, and the side wall surface extending from the peripheral edge of the stripe into the substrate is difficult to be etched. has been done. When etching begins, the substrate is greatly gouged in the depth direction. but,
The etching speed of the striped sidewall surface is very slow and is hardly etched. Therefore, the cross-sectional shape of the crystal after etching becomes an inverted trapezoid, that is, an inverted mesa structure. Generally, the (011) plane is often used as the cleavage plane in − group compound semiconductors because the (011) crystal lattice plane is composed of the same number of group atoms and group atoms, and is electrically neutral. Therefore, cleavage occurs more easily than the (111) plane. Since the present invention is formed as described above, the active region width is narrower than the stripe width.
Therefore, when carriers are injected from the electrode area,
Carrier concentration occurs in the active region, increasing injection efficiency. That is, since the current density in the active layer becomes high, oscillation with a low threshold current becomes possible. Furthermore, due to the specificity of the chemical interaction between the plane index of the crystal and the etching solution, the width of the active layer can not only be narrowed, but also easily formed to a narrow width below the minimum width for stripe width processing. can. This will be explained in detail below using examples. FIGS. 1a to 1k are manufacturing process diagrams of a semiconductor device as an embodiment of the present invention. FIG. 1a is a cross-sectional view of an n-conductivity type indium phosphide (InP) crystal doped with 1×10 18 cm −3 of tin and having a ±5° (100) plane, as viewed from the cleavage surface of the substrate 11. Next, as shown in FIG. 1b, the substrate 11 is
An active layer 102 made of indium galyarsenide phosphide (InGaAsP) is formed thereon by liquid phase growth. As will be described later, it is convenient to separate liquid phase growth into multilayer growth and buried layer formation. The solution composition for growing the first layer is shown in Table 1 as the first solution. After baking the growth furnace at 700°C for 30 minutes, it is once again baked at 630°C for 30 minutes. rear,
The temperature is lowered from 630°C at a rate of 0.47°C/mm for 15 minutes, and the first liquid phase growth is performed at 560°C. Been formed
The InGaAsP layer becomes a quaternary layer that is lattice-matched to the InS crystal of the substrate. Next, as shown in FIG. 1c, the active layer 1 is
A cladding layer 13 made of P conductivity type InP is formed on the cladding layer 13 by liquid phase growth. This liquid phase growth is the second layer of multilayer growth, and the solution composition is shown in Table 1 as the second solution. In addition, the temperature condition for growth is 630℃.
After baking for 30 minutes, the temperature was lowered to 560℃.
Liquid phase growth was carried out at ℃. Next, as shown in FIG. 1d, a cap layer 14 made of P conductivity type InGaAsP is formed on the cladding layer 13 by a third liquid phase growth process. This liquid phase growth is the third layer of multilayer growth, and the composition of this solution is shown in Table 1 as the third solution. The temperature conditions for growth are approximately 617° C. for 1 minute and 30 seconds.
【表】
次いで、第1図1eに示す様に、上記キヤツプ
層14上にOVD法(化学気相成長法)で酸化膜
を0.3μm被着し、幅が約7μmのストライパターン
107(以下ストライプ層と略称する)を形成す
る。上記ストライプ層は、長さ方向が上記結結晶
基板11の劈開面(011)に対して垂直な方
向、すなわち、<011>に選ばれる。
次いで、第1図1fに示す様に、上記ストライ
プ層107をマスクとして臭素(Br)−メタノー
ル混合液(容量比で臭素を1%含有する)で基板
11に至るまでエツチングを行いメサ部10を形
成する。ストライプの方向およびエツチング液相
互の特異な化学的作用により、上記メサ部は逆台
形の所謂逆メサ構造に形成される。次にこの逆メ
サの形成について詳述する。
第3図は、本発明の逆メサ構造を説明するため
に用いた実験試料の概略断面図である。表面が
(100)面のInP結晶基板41上に上述の液相成長
を行なつたのち、CVD酸化膜47を全面に形成
する。この酸化膜47に図示した様に各種矩形窓
を形成し、この窓を介してエツチングを行なつ
た。
上記Br−メタノール系のエツチング液に対し、
上記基板41は、その面指数の相違に従つて異な
るエツチングも様相を呈した。とくに、(111)面
のエツチング例えば(111)面速度は、(100)
面に対して1/10〜1/100と極めて小さいことが観
測された。
順次深さ方向にエツチングされていくので、図
示した様に窓に対し末広状に溝が形成されるもの
と、V字溝を形成されるものとがあることが判明
した。とくに前者の場合、窓を2個並行に隣接さ
せた場合、中間の領域では逆メサ構造40が形成
される。従つて、所定の幅をもつたストライプ層
を予めたとえば酸化膜で形成し、このストライプ
層を劈開面として例えば(011)面に垂直に配
置せしめておけば、容易に逆メサ構造が形成され
る。エツチング液として、上記Br−エタノール
混合液はBrの容量比が0.05〜10%まで有効であつ
たが、室温では0.1〜5%が最も良好であつた。
これは溶液自体が揮発性であるためBrの量が多
過ぎても少な過ぎてもエツチングはうまくいかな
い。すなわち、Brの容量比が0.1%未満だと(1)第
1に前述の様にBrの揮発により溶液全体の濃度
がさらに低くなつてしまい易いこと、また、(2)エ
ツチングレートが0.01μm/分になつてエツチン
グとしての実用性を失つてしまうので好ましくな
い。また、Brの容量比が5%を越えるとマスク
直下のエツチング(一般にサイドエツチ)が急激
に速くなり、深さ方向のエツチング速度の1/3以
上になつてしまう。これは、活性層の幅を制御す
る上で極めて妨げとなり実用性が無くなつてしま
う。また、このエツチング液としては、ハロゲン
元素とアルコールとの混合液が有効である。ハロ
ゲンとして臭素(Br)、ヨウ素(I)等を用いる
ことができる。さらに、上記Br−メタノール混
合液にHBrなどのハロゲン化水素や水を数パー
セント添加させるとエツチング速度が速くなつて
なおよい。
また、アルコールとしては、上述のメタノール
の他に、エタノールやイソプロピルアルコール等
も同様に適用できる。エツチング時の溶液温度は
10℃〜30℃を用いれば良い。一般に室温で行なつ
て十分である。
第1図1fは、上述の様にして形成した逆メサ
構造10を示すものである。約7分間エツチング
すると、活性層102は1.0〜1.5μmの幅になり
極めて狭い幅の活性領域12が形成される。すな
わち、ストライプ層107の1/4〜1/6の幅に形成
できる。しかも、活性領域12の幅は極めて狭い
のにも拘ずキヤツプ層14の結晶表面では、6μ
m幅の比較的広いストライプとなり電極形成上極
めて好都合である。
次いで、第1図1gに示す様に、上記エツチン
グにより露呈した上記基板11上に液相成長によ
りInPからなる第1の埋込層15を形成させる。
この液相成長は埋込み成長の第1層目形成に当
り、溶液組成は第2表で第1溶液として示す。こ
の結晶成長は通常の液相エピタキシヤル成長の方
法に従つて560℃で行なう。
次いで、第1図1hに示す様に、上記第1埋込
層15上にn導電型InGaAsPからなる第2の埋
込層16を液相成長により形成する。上記第2埋
込層16の結晶成長は617℃で始める。図では前
記キヤツプ層14と水平になる様描かれている
が、必ずしもこの形状に限定されるものではな
い。[Table] Next, as shown in FIG. 1e, an oxide film with a thickness of 0.3 μm is deposited on the cap layer 14 by OVD (chemical vapor deposition), and a stripe pattern 107 (hereinafter referred to as stripe) with a width of about 7 μm is formed. layer). The length direction of the stripe layer is selected to be perpendicular to the cleavage plane (011) of the crystalline substrate 11, that is, <011>. Next, as shown in FIG. 1F, using the stripe layer 107 as a mask, the mesa portion 10 is etched with a bromine (Br)-methanol mixture (containing 1% bromine by volume) up to the substrate 11. Form. Due to the direction of the stripes and the unique chemical action of the etching solution, the mesa portion is formed into a so-called inverted mesa structure having an inverted trapezoid. Next, the formation of this inverted mesa will be explained in detail. FIG. 3 is a schematic cross-sectional view of an experimental sample used to explain the inverted mesa structure of the present invention. After the above-described liquid phase growth is performed on the InP crystal substrate 41 whose surface is the (100) plane, a CVD oxide film 47 is formed on the entire surface. Various rectangular windows were formed in this oxide film 47 as shown, and etching was performed through these windows. For the above Br-methanol based etching solution,
The substrate 41 exhibited different etching patterns depending on the surface index. In particular, when etching a (111) plane, for example, the (111) plane velocity is
It was observed that it was extremely small, 1/10 to 1/100 of the surface. It has been found that because the etching is performed sequentially in the depth direction, there are cases in which grooves are formed in the window in a diverging shape as shown in the figure, and in cases in which a V-shaped groove is formed. Particularly in the former case, when two windows are placed adjacent to each other in parallel, an inverted mesa structure 40 is formed in the middle region. Therefore, if a stripe layer with a predetermined width is formed in advance using, for example, an oxide film, and this stripe layer is arranged as a cleavage plane perpendicular to, for example, the (011) plane, an inverted mesa structure can be easily formed. . As an etching solution, the above-mentioned Br-ethanol mixed solution was effective up to a Br volume ratio of 0.05 to 10%, but 0.1 to 5% was the best at room temperature.
This is because the solution itself is volatile, so if the amount of Br is too large or too small, etching will not be successful. That is, if the volume ratio of Br is less than 0.1%, (1) firstly, as mentioned above, the overall concentration of the solution is likely to further decrease due to volatilization of Br; and (2) the etching rate is 0.01 μm/ This is not desirable because it loses its practicality as an etching over time. Furthermore, when the Br capacity ratio exceeds 5%, the etching directly under the mask (generally side etching) becomes rapidly faster, reaching 1/3 or more of the etching speed in the depth direction. This extremely hinders the control of the width of the active layer and makes it impractical. Further, as this etching solution, a mixed solution of a halogen element and alcohol is effective. Bromine (Br), iodine (I), etc. can be used as the halogen. Furthermore, if a few percent of a hydrogen halide such as HBr or water is added to the Br-methanol mixture, the etching rate will be increased. Furthermore, as the alcohol, in addition to the above-mentioned methanol, ethanol, isopropyl alcohol, etc. can be similarly applied. The solution temperature during etching is
A temperature of 10°C to 30°C may be used. It is generally sufficient to carry out the reaction at room temperature. FIG. 1F shows an inverted mesa structure 10 formed as described above. After etching for about 7 minutes, the active layer 102 has a width of 1.0-1.5 .mu.m, forming an extremely narrow active region 12. That is, it can be formed to have a width of 1/4 to 1/6 of the stripe layer 107. Moreover, although the width of the active region 12 is extremely narrow, the crystal surface of the cap layer 14 has a width of 6 μm.
This results in a relatively wide stripe with a width of m, which is extremely convenient for electrode formation. Next, as shown in FIG. 1g, a first buried layer 15 made of InP is formed by liquid phase growth on the substrate 11 exposed by the etching.
This liquid phase growth corresponds to the formation of the first layer of buried growth, and the solution composition is shown as the first solution in Table 2. This crystal growth is carried out at 560° C. according to the usual liquid phase epitaxial growth method. Next, as shown in FIG. 1h, a second buried layer 16 made of n-conductivity type InGaAsP is formed on the first buried layer 15 by liquid phase growth. Crystal growth of the second buried layer 16 starts at 617°C. In the figure, it is drawn to be horizontal to the cap layer 14, but it is not necessarily limited to this shape.
【表】
次いで、第1図1iに示す様に、上記第2埋込
層16およびキヤツプ層14上にCVD法により
全面に酸化膜117を形成する。
次いで、第1図1jに示す様に、上記酸化膜1
17に、通常のフオトリソグラフイにより前記ス
トライプ107のパターンに合せて拡散窓104
を形成する。次いで上記窓104を通して、
ZnP2をソースとして封管法でZnを拡散する。こ
のときの拡散温度は550℃、拡散時間は5分間で、
拡散層114の深さは約1μmである。
次いで、第1図1kに示す様に、上記結晶基板
11の裏面を研磨およびエツチングで厚さ100μ
m程度まで薄くした後、表面p導電側の上記拡散
層114および酸化膜127上に室温でCr/Au
導電膜18、裏面n導電側に330℃でAu/Sn(10
%)導電膜19を蒸着し、オーミツク電極を形成
する。
最後に、劈開により、キヤビテイ長300μmの
チツプに分割し、Snを用いてCuヒートシンクに
ボンデイングを行なつて半導体レーザ素子(図示
せず)を形成する。
第2図は、記前記実施例により形成された半導
体レーザの概略断面図を示す。活性層2は、厚さ
0.3μm、幅2μmで結晶基板1と格子整合をとり、
かつ、発振波長が1.3μmとなるように調節されて
いる。p−InPクラツド層3の厚さは約2μmであ
る。p−InGaAsPのキヤツプ層4の厚さは約
0.5μmであつて、この層の組成は基板1と格子整
合をとり、かつ、発光ピーク波長が約1.2μmとな
るように調節されている。このレーザ素子におい
て、しきい電流値は67mA(しきい電流密度は
9KA/cm2に相当する)、微分量子効率は23%であ
つた。従来のリブ構造(活性領域直下のバツフア
層が凹または凸状になつている)やプレーナスト
ライプ構造では、しきい電流値は150mA、微分
量子効率は約15%であつたから、本例の埋込ヘテ
ロ構造では、しきい電流値を従来の1/3程度に、
また、微分量子効率は約2/3倍に向上できた。本
発明の製造方法に従がえばしきい電流値を、パル
ス動作の場合20mAにすることができる。
第4図は、本発明の他の実施例を示す半導体レ
ーザ装置の概略断面図である。前述の第1図1f
で示したメサエツチングの工程の後に、ほぼ活性
層52の高さまで液相成長によりp導電型のInP
層551を形成する。次いで、該層551上にn
導電型のInP層552をほぼクラツド層53の高
さまで液相成長により形成する。すなわち、上記
第1f図で示した第1埋込層15の内に、PN接
合を形成する。このように、埋込み層内にPN接
合が形成されると、レーザ素子動作時に、上記埋
込み層内にリーク電流が発生するのを防止する。
第5図は、本発明のさらに他の実施例を示す半
導体レーザ装置の概略断面図である。前述の第1
図1aで示した基板準備工程の後に、液相成長に
よりn導電型のInPによるバツフア層601(ク
ラツド層と呼ぶ場合もある)を形成する。次い
で、前述の実施例で示した様に活性領域62、お
よびクラツド層63を形成する。次いで、上記ク
ラツド層63上に、キヤツプ層64としてIn1-x
GaxAsyP1-y(x=0.16、y‐0.36)を0.5μm液相
エピタキシヤル成長法で形成する。次いで、スト
ライプ幅7μmの酸化膜を形成し、エツチングを
行なう。
このようにして形成された半導体レーザは、活
性層3の巾を再現性良く1.5μmにすることが出来
る。活性領域幅は基本軸モード発振を行なわしめ
る場合には広くとも2μm必要で、狭ければなお
よい。従来の配線パターンなどは、加工精度から
2〜3μm幅が限界であつたことを考えると、本
発明の狭い活性領域幅は逆メサ構造によりはじめ
てなしうるものであることが肯かれるであろう。
この例でのメサエツチングの場合は、上記バツフ
ア層11に至るまでエツチングが行なわる。この
様に、基板61表面にバツフア層がを形成する
と、転位密度の少ない活性層62を形成すること
ができる。
以上の実施例においては、埋込みヘテロ構造の
レーザについてのみ述べたが、これに限らずとも
逆メサ、その他のメを形成する際に本発明が適用
されることは云うまでもない。即ち、InP結晶を
用いた半導体装置、InP結晶上に他の−族化
合物半導体層を形成した半導体装置の製造に際し
ても適用出来る。Next, as shown in FIG. 1i, an oxide film 117 is formed over the entire surface of the second buried layer 16 and cap layer 14 by CVD. Next, as shown in FIG. 1J, the oxide film 1 is
17, a diffusion window 104 is formed in accordance with the pattern of the stripes 107 by ordinary photolithography.
form. Then, through the window 104,
Diffuse Zn using the sealed tube method using ZnP 2 as a source. The diffusion temperature at this time was 550℃, the diffusion time was 5 minutes,
The depth of the diffusion layer 114 is approximately 1 μm. Next, as shown in FIG. 1k, the back surface of the crystal substrate 11 is polished and etched to a thickness of 100 μm.
After thinning the film to about m, Cr/Au is deposited on the diffusion layer 114 and oxide film 127 on the surface p conductive side at room temperature.
Conductive film 18, Au/Sn (10
%) A conductive film 19 is deposited to form an ohmic electrode. Finally, the chip is divided into chips with a cavity length of 300 μm by cleavage, and bonded to a Cu heat sink using Sn to form a semiconductor laser device (not shown). FIG. 2 shows a schematic cross-sectional view of a semiconductor laser formed according to the above embodiment. The active layer 2 has a thickness of
Lattice matching is achieved with the crystal substrate 1 with a width of 0.3 μm and a width of 2 μm.
Moreover, the oscillation wavelength is adjusted to 1.3 μm. The thickness of the p-InP cladding layer 3 is approximately 2 μm. The thickness of the p-InGaAsP cap layer 4 is approximately
The thickness of this layer is 0.5 μm, and the composition of this layer is adjusted so that it has lattice matching with the substrate 1 and has a peak emission wavelength of about 1.2 μm. In this laser element, the threshold current value is 67mA (threshold current density is
9KA/cm 2 ), and the differential quantum efficiency was 23%. In conventional rib structures (in which the buffer layer directly under the active region has a concave or convex shape) and planar stripe structures, the threshold current value was 150 mA and the differential quantum efficiency was approximately 15%. In the heterostructure, the threshold current value is reduced to about 1/3 of the conventional value.
Additionally, the differential quantum efficiency was improved by approximately 2/3 times. According to the manufacturing method of the present invention, the threshold current value can be set to 20 mA in the case of pulse operation. FIG. 4 is a schematic cross-sectional view of a semiconductor laser device showing another embodiment of the present invention. The above-mentioned FIG. 1 1f
After the mesa etching process shown in , p-conductivity type InP is grown by liquid phase growth to approximately the height of the active layer 52.
Form layer 551. Next, n is formed on the layer 551.
A conductive type InP layer 552 is formed by liquid phase growth to approximately the height of the cladding layer 53. That is, a PN junction is formed in the first buried layer 15 shown in FIG. 1f above. Thus, when a PN junction is formed within the buried layer, leakage current is prevented from occurring within the buried layer during operation of the laser element. FIG. 5 is a schematic cross-sectional view of a semiconductor laser device showing still another embodiment of the present invention. The first mentioned above
After the substrate preparation step shown in FIG. 1a, a buffer layer 601 (sometimes called a cladding layer) of n-conductivity type InP is formed by liquid phase growth. Next, active region 62 and cladding layer 63 are formed as shown in the previous embodiment. Next, a cap layer 64 of In 1-x is formed on the cladding layer 63.
Ga x As y P 1-y (x=0.16, y-0.36) is formed by a 0.5 μm liquid phase epitaxial growth method. Next, an oxide film with a stripe width of 7 μm is formed and etched. In the semiconductor laser thus formed, the width of the active layer 3 can be made 1.5 μm with good reproducibility. The width of the active region needs to be at most 2 μm for fundamental axis mode oscillation, and the narrower the better. Considering that the width of conventional wiring patterns was limited to 2 to 3 .mu.m due to processing accuracy, it can be seen that the narrow active region width of the present invention can only be achieved by an inverted mesa structure.
In the case of mesa etching in this example, etching is performed up to the buffer layer 11. When a buffer layer is formed on the surface of the substrate 61 in this manner, an active layer 62 with a low dislocation density can be formed. In the above embodiments, only a buried heterostructure laser has been described, but it goes without saying that the present invention is not limited to this and can be applied to forming an inverted mesa and other mesas. That is, it can be applied to the manufacture of semiconductor devices using InP crystals and semiconductor devices in which other − group compound semiconductor layers are formed on InP crystals.
第1図は本発明の一実施例としての半導体装置
の製造工程図、第2図は本発明の製造方法により
形成された半導体装置の概略断面図、第3図は本
発明の製造方法を示すために用いた試料の概略断
面図。第4図は本発明の他の実施例により形成さ
れた半導体装置の概略断面図、第5図は本発明の
さらに他の実施例により形成された半導体装置の
概略断面図である。
1……結晶基板(InP)、2……活性領域
(InGaAsP)、3……クラツド層(InP)、4……
キヤツプ層(InGaAsP)、5……埋込み層
(InP)、6……埋込み層(InGaAsP)、7……酸
化膜層、8,9……金属電極、10……逆メサ構
造。
FIG. 1 is a manufacturing process diagram of a semiconductor device as an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view of a semiconductor device formed by the manufacturing method of the present invention, and FIG. 3 is a diagram showing the manufacturing method of the present invention. Schematic cross-sectional view of the sample used for this purpose. FIG. 4 is a schematic sectional view of a semiconductor device formed according to another embodiment of the present invention, and FIG. 5 is a schematic sectional view of a semiconductor device formed according to still another embodiment of the invention. 1...Crystal substrate (InP), 2...Active region (InGaAsP), 3...Clad layer (InP), 4...
Cap layer (InGaAsP), 5...buried layer (InP), 6...buried layer (InGaAsP), 7...oxide film layer, 8, 9...metal electrode, 10...inverted mesa structure.
Claims (1)
有する半導体基板、もしくはこの上部に少くとも
一層の半導体層を成長させた半導体基体表面上に
ストライプ状の食刻用マスクを形成し、このスト
ライプ状マスクの長手方向がマスクをとう載する
半導体表面が{100}面とした場合、<011>方
向の関係となし、次いで臭素を容量比で0.1%な
いし5%を含有するアルコール溶液を用いて食刻
し逆メサ構造の半導体層を得ることを特徴とする
半導体装置の製造方法。 2 前記臭素を含有するアルコール溶液が更にハ
ロゲン化水素又は水を含有して成ることを特徴と
する特許請求の範囲第1項記載の半導体装置の製
造方法。[Claims] 1. A semiconductor substrate having a substantial {100} plane of InP crystal on its surface, or a semiconductor substrate on which at least one semiconductor layer is grown. When a mask is formed and the longitudinal direction of this striped mask is the {100} plane of the semiconductor surface on which the mask is placed, the relationship is in the <011> direction, and then bromine is added at a volume ratio of 0.1% to 5%. 1. A method for manufacturing a semiconductor device, characterized in that a semiconductor layer having an inverted mesa structure is obtained by etching using an alcohol solution containing the same. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the bromine-containing alcohol solution further contains hydrogen halide or water.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13879579A JPS5662386A (en) | 1979-10-29 | 1979-10-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13879579A JPS5662386A (en) | 1979-10-29 | 1979-10-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5662386A JPS5662386A (en) | 1981-05-28 |
| JPS6361793B2 true JPS6361793B2 (en) | 1988-11-30 |
Family
ID=15230392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13879579A Granted JPS5662386A (en) | 1979-10-29 | 1979-10-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5662386A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141282A (en) * | 1983-02-02 | 1984-08-13 | Mitsubishi Electric Corp | Semiconductor laser device |
| US4566171A (en) * | 1983-06-20 | 1986-01-28 | At&T Bell Laboratories | Elimination of mask undercutting in the fabrication of InP/InGaAsP BH devices |
| JPS61171136A (en) * | 1985-01-25 | 1986-08-01 | Toshiba Corp | Mesa etching method for semiconductor crystal |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162288A (en) * | 1979-06-04 | 1980-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of buried type photosemiconductor device |
-
1979
- 1979-10-29 JP JP13879579A patent/JPS5662386A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5662386A (en) | 1981-05-28 |
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