JPS6367642A - 仮想計算機システムの制御方式 - Google Patents
仮想計算機システムの制御方式Info
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- JPS6367642A JPS6367642A JP21352586A JP21352586A JPS6367642A JP S6367642 A JPS6367642 A JP S6367642A JP 21352586 A JP21352586 A JP 21352586A JP 21352586 A JP21352586 A JP 21352586A JP S6367642 A JPS6367642 A JP S6367642A
- Authority
- JP
- Japan
- Prior art keywords
- vmm
- control
- virtual machine
- vmm4
- virtual computer
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機システムの制御方式に関し、特にオ
ペレーティングシステムの制御下でプロセスとして仮想
計算機モニタを動作させ、この仮想計算機モニタ上で複
数の仮想計算機を疑似しているジョブ型板想計算機シス
テムの制御方式に関する。
ペレーティングシステムの制御下でプロセスとして仮想
計算機モニタを動作させ、この仮想計算機モニタ上で複
数の仮想計算機を疑似しているジョブ型板想計算機シス
テムの制御方式に関する。
オペレーティングシステムの制御下でプロセスとして動
作する仮想計算機モニタが複数の仮想計算機を疑似しこ
れら仮想計算機上でオペレーティングシステムを動作さ
せているジョブ型板想計算機システム（以下、単に仮想
計算機システムと称する）を、入出力割込みをある特定
のＣＰＵプロセッサに集中するように設計されている密
結合型マルチプロセッサ上で動作させた場合には、仮想
計算機上で動作するオペレーティングシステムから仮想
計算機モニタへの制御の移行が不能になる状Ｂ（以下、
単に制御移行不能状態と称する）が発生する。
作する仮想計算機モニタが複数の仮想計算機を疑似しこ
れら仮想計算機上でオペレーティングシステムを動作さ
せているジョブ型板想計算機システム（以下、単に仮想
計算機システムと称する）を、入出力割込みをある特定
のＣＰＵプロセッサに集中するように設計されている密
結合型マルチプロセッサ上で動作させた場合には、仮想
計算機上で動作するオペレーティングシステムから仮想
計算機モニタへの制御の移行が不能になる状Ｂ（以下、
単に制御移行不能状態と称する）が発生する。
詳しくは、仮想計算機モニタが入出力割込みを発生しな
いＣＰＵプロセッサで実行されているときに、仮想計算
機の上で動作する１つのオペレーティングシステムが人
間の動作を伴ってから入出力割込みを発生するような長
時間の入出力要求（例えば、コンソールからの入出力要
求）を発行して、その入出力割込みだけを期待してソフ
トウェア命令によってループを繰り返し、この間にＣＰ
Ｕプロセッサの割込みとして入出力割込みを含むプロセ
ッサ割込みの発生しか許していない状態で走行している
場合には、仮想計算機上のオペレーティングシステムか
ら仮想計算機モニタへの制御の移行を行う契機が全く発
生しなくなる。
いＣＰＵプロセッサで実行されているときに、仮想計算
機の上で動作する１つのオペレーティングシステムが人
間の動作を伴ってから入出力割込みを発生するような長
時間の入出力要求（例えば、コンソールからの入出力要
求）を発行して、その入出力割込みだけを期待してソフ
トウェア命令によってループを繰り返し、この間にＣＰ
Ｕプロセッサの割込みとして入出力割込みを含むプロセ
ッサ割込みの発生しか許していない状態で走行している
場合には、仮想計算機上のオペレーティングシステムか
ら仮想計算機モニタへの制御の移行を行う契機が全く発
生しなくなる。
このため、仮想計算機システムにおいて仮想計Ｘｌｌモ
二りの配下で複数のオペレーティングシステムが走行し
ている場合に、仮想計ｘｊＪｌモニタの配下の他のオペ
レーティングシステムが動作できなくなり、時分割によ
り非常に短い間隔で各オペレーティングシステムに均等
にＣＰＵ時間を割り当てることに占って見掛は正金オペ
レーティングシステムが同時に走行しているようにみせ
ることが不可能になる。
二りの配下で複数のオペレーティングシステムが走行し
ている場合に、仮想計ｘｊＪｌモニタの配下の他のオペ
レーティングシステムが動作できなくなり、時分割によ
り非常に短い間隔で各オペレーティングシステムに均等
にＣＰＵ時間を割り当てることに占って見掛は正金オペ
レーティングシステムが同時に走行しているようにみせ
ることが不可能になる。
従来、この種の仮想計算機システムの制御方式では、こ
のような仮想計算機上のオペレーティングシステムから
仮想計算機モニタへの制御移行不能状態が発生しないよ
うにする手段として、かかる状態になったときに仮想計
算機モニタへの制御の移行が不能になるオペレーティン
グシステムに対して仮想計算機モニタへの制御の移行が
生じるような修正を加えることにより対処してきた。
のような仮想計算機上のオペレーティングシステムから
仮想計算機モニタへの制御移行不能状態が発生しないよ
うにする手段として、かかる状態になったときに仮想計
算機モニタへの制御の移行が不能になるオペレーティン
グシステムに対して仮想計算機モニタへの制御の移行が
生じるような修正を加えることにより対処してきた。
上述した従来の仮想計算機システムの制御方式は、実計
算機上で１システム、１オペレーテイングシステムとし
て動作させるのに何の支障もないオペレーティングシス
テムに仮想計算機システム上で動作させるだけのために
修正を加えることになるので、仮想計算機システムとし
ての操作性および効率ならびに仮想計算機システムを利
用するオペレーティングシステムの開発の生産性を著し
く低下させるという欠点がある。
算機上で１システム、１オペレーテイングシステムとし
て動作させるのに何の支障もないオペレーティングシス
テムに仮想計算機システム上で動作させるだけのために
修正を加えることになるので、仮想計算機システムとし
ての操作性および効率ならびに仮想計算機システムを利
用するオペレーティングシステムの開発の生産性を著し
く低下させるという欠点がある。
本発明の目的は、オペレーティングシステムの修正を必
要とすることなく、効率よく仮想計算機システムを制御
可能な仮想計算機システムの制御方式を提供することに
ある。
要とすることなく、効率よく仮想計算機システムを制御
可能な仮想計算機システムの制御方式を提供することに
ある。
Ｃ問題点を解決するための手段〕
本発明の仮想計算機システムの制御方式は、オペレーテ
ィングシステムの制御下でプロセスとして仮想計算機モ
ニタが動作しこの仮想計算機モニタ上で複数の仮想計算
機を疑似しているジョブ型板想計算機システムにおいて
、前記オペレーティングシステムに存在する共有データ
格納手段と、動作時に前記共有データ格納手段に一定時
間ごとに所定値を設定する前記仮想計算機モニタと、前
記オペレーティングシステムの制御下で前記仮想計算機
モニタとは独立に動作し前記共有データ格納手段に格納
された前記所定値を前記一定時間以上の時間間隔で検出
しなかったときに前記仮想計算機モニタにプロセッサ割
込みを発生させる仮想計算機モニタ監視プロセスとを有
する。
ィングシステムの制御下でプロセスとして仮想計算機モ
ニタが動作しこの仮想計算機モニタ上で複数の仮想計算
機を疑似しているジョブ型板想計算機システムにおいて
、前記オペレーティングシステムに存在する共有データ
格納手段と、動作時に前記共有データ格納手段に一定時
間ごとに所定値を設定する前記仮想計算機モニタと、前
記オペレーティングシステムの制御下で前記仮想計算機
モニタとは独立に動作し前記共有データ格納手段に格納
された前記所定値を前記一定時間以上の時間間隔で検出
しなかったときに前記仮想計算機モニタにプロセッサ割
込みを発生させる仮想計算機モニタ監視プロセスとを有
する。
（作用〕
本発明の仮想計算機システムの制御方式では、共有デー
タ格納手段がオペレーティングシステムに存在し、仮想
計算機モニタが動作時に共有データ格納手段に一定時間
ごとに所定値を設定し、仮想計算機モニタ監視プロセス
がオペレーティングシステムの制御下で仮想計算機モニ
タとは独立に動作し共有データ格納手段に格納された所
定値を一定時間以上の時間間隔で検出しなかったときに
仮想計算機モニタにプロセッサ割込みを発生させる。
タ格納手段がオペレーティングシステムに存在し、仮想
計算機モニタが動作時に共有データ格納手段に一定時間
ごとに所定値を設定し、仮想計算機モニタ監視プロセス
がオペレーティングシステムの制御下で仮想計算機モニ
タとは独立に動作し共有データ格納手段に格納された所
定値を一定時間以上の時間間隔で検出しなかったときに
仮想計算機モニタにプロセッサ割込みを発生させる。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である０
本実施例の制御方式が適用される仮想計算機システムは
、中央処理装置１と主記憶装置２とが接続されて構成さ
れている。
本実施例の制御方式が適用される仮想計算機システムは
、中央処理装置１と主記憶装置２とが接続されて構成さ
れている。
中央処理装置１は、複数台のＣＰＵプロセッサ１０〜１
ｎが密結合されてなる密結合型マルチブロセッサで構成
されており、入出力割込みを１台のＣＰＵプロセッサ、
例えばＣＰＵプロセッサ１０のみで受は付けるようにな
っている。
ｎが密結合されてなる密結合型マルチブロセッサで構成
されており、入出力割込みを１台のＣＰＵプロセッサ、
例えばＣＰＵプロセッサ１０のみで受は付けるようにな
っている。
主記憶装置２には、オペレーティングシステム（以下、
Ｏ８と略記する）３と、０３３０制御下で動作する仮想
計算機モニタ（以下、ＶＭＭと略記する）４と、ＶＭＭ
４の動作を監視するＶＭＭ監視プロセス５と、ＶＭＭ４
によって疑似される複数の仮想計算機上で実行される複
数のＯ３６と、ＶＭＭ４とＶＭＭ監視プロセス５とが共
通にアクセス可能な共有データ格納手段７とが存在して
いる。
Ｏ８と略記する）３と、０３３０制御下で動作する仮想
計算機モニタ（以下、ＶＭＭと略記する）４と、ＶＭＭ
４の動作を監視するＶＭＭ監視プロセス５と、ＶＭＭ４
によって疑似される複数の仮想計算機上で実行される複
数のＯ３６と、ＶＭＭ４とＶＭＭ監視プロセス５とが共
通にアクセス可能な共有データ格納手段７とが存在して
いる。
ＶＭＭ４は、Ｏ８３から制御が移行してから一定時間（
ＶＭＭ４が配下の仮想計算機に１回に割り当てるＣＰＵ
時間と同程度の時間）間隔で共有データ格納手段７のＶ
ＭＭ監視ビット部（Ｘ）（第２図参照）にＯを設定する
ようになっている。
ＶＭＭ４が配下の仮想計算機に１回に割り当てるＣＰＵ
時間と同程度の時間）間隔で共有データ格納手段７のＶ
ＭＭ監視ビット部（Ｘ）（第２図参照）にＯを設定する
ようになっている。
ＶＭＭ監視プロセス５は、ＶＭＭ監視ピント部（Ｘ）に
１を設定した後にＶＭＭ４がＶＭＭ監視ビット部（Ｘ）
を０に設定するのに比較して十分に長い時間（ＶＭＭ４
が配下の仮想針′！Ｊ、機を見掛は上回時に動作してい
るように制御可能な時間）をおいてＶＭＭ監視ピント部
（Ｘ）を調べるようになっている。
１を設定した後にＶＭＭ４がＶＭＭ監視ビット部（Ｘ）
を０に設定するのに比較して十分に長い時間（ＶＭＭ４
が配下の仮想針′！Ｊ、機を見掛は上回時に動作してい
るように制御可能な時間）をおいてＶＭＭ監視ピント部
（Ｘ）を調べるようになっている。
なお、ＶＭＭ４とＶＭＭ監視プロセス５とは、０３３の
制御下で全（独立なプロセスとして動作する。
制御下で全（独立なプロセスとして動作する。
第２図を参照すると、共有データ格納手段７は、ＶＭＭ
監視ピント部＜Ｘ＞と、ＶＭＭ実行ＣＰＵプロセッサ番
号設定部（Ｙ）と、異常表示部（Ｚ）とから構成されて
おり、初期値としてＶＭＭ監視ピット部（Ｘ）に０が、
ＶＭＭ実行ＣＰＵプロセッサ番号設定部（Ｙ）にシステ
ム上に存在しないＣＰＵプロセッサ番号が、異常表示部
（Ｚ）に０がそれぞれ設定されている。
監視ピント部＜Ｘ＞と、ＶＭＭ実行ＣＰＵプロセッサ番
号設定部（Ｙ）と、異常表示部（Ｚ）とから構成されて
おり、初期値としてＶＭＭ監視ピット部（Ｘ）に０が、
ＶＭＭ実行ＣＰＵプロセッサ番号設定部（Ｙ）にシステ
ム上に存在しないＣＰＵプロセッサ番号が、異常表示部
（Ｚ）に０がそれぞれ設定されている。
第３図を参照すると、ＶＭＭ監視プロセス５における処
理は、ＶＭＭ動作中検出ステップＡと、ＶＭＭ監視ピン
ト部セントステップＢと、一定時間ＣＰＵプロセッサ放
棄ステップＣと、ＶＭＭ監視ピント部セント判定ステッ
プＤと、異常表示部セントステップＥと、プロセ、す間
通信命令発行ステップＦとからなる。
理は、ＶＭＭ動作中検出ステップＡと、ＶＭＭ監視ピン
ト部セントステップＢと、一定時間ＣＰＵプロセッサ放
棄ステップＣと、ＶＭＭ監視ピント部セント判定ステッ
プＤと、異常表示部セントステップＥと、プロセ、す間
通信命令発行ステップＦとからなる。
第４図を参照すると、ＶＭＭ４における処理は、実行Ｃ
ＰＵプロセッサ番号設定ステ、ブＧと、ＶＭＭ通常処理
ステップＨと、システム外ＣＰＵプロセッサ番号設定ス
テップＩとからなる。
ＰＵプロセッサ番号設定ステ、ブＧと、ＶＭＭ通常処理
ステップＨと、システム外ＣＰＵプロセッサ番号設定ス
テップＩとからなる。
第５図を参照すると、ＶＭＭ４の制御下でＯ８６が実行
中のときにＶＭＭ監視プロセス５からのプロセッサ間通
信命令の発行によるＶＭＭ４でのプロセッサ割込み時の
処理は、異常表示部セット判定ステップＪと、ＶＭＭプ
ロセッサ割込み処理ステップにと、異常表示部リセット
ステップＬとからなる。
中のときにＶＭＭ監視プロセス５からのプロセッサ間通
信命令の発行によるＶＭＭ４でのプロセッサ割込み時の
処理は、異常表示部セット判定ステップＪと、ＶＭＭプ
ロセッサ割込み処理ステップにと、異常表示部リセット
ステップＬとからなる。
次に、このように構成された本実施例の仮想計算機シス
テムの制御方式の動作について説明する。
テムの制御方式の動作について説明する。
いま、Ｏ３３より制御を渡されてＶＭＭ監視プロセス５
が起動されると、まずＶ Ｍ Ｍ ４が動作中かどうか
がＶＭＭ実行ＣＰＵプロセッサ番号設定部（Ｙ）にシス
テム内のＣＰＵプロセッサ番号が設定されているかどう
かを見ることによって判断される（ステップＡ）、ＶＭ
Ｍ４が動作中のときには、ＶＭＭ監視ピント部（Ｘ）に
１をセットした後に（ステップＢ） 、ＶＭＭ４が動作
中でないときには、ただちにＣＰＵプロセッサを一定時
間放棄して待ち状態にする（ステップＣ）。
が起動されると、まずＶ Ｍ Ｍ ４が動作中かどうか
がＶＭＭ実行ＣＰＵプロセッサ番号設定部（Ｙ）にシス
テム内のＣＰＵプロセッサ番号が設定されているかどう
かを見ることによって判断される（ステップＡ）、ＶＭ
Ｍ４が動作中のときには、ＶＭＭ監視ピント部（Ｘ）に
１をセットした後に（ステップＢ） 、ＶＭＭ４が動作
中でないときには、ただちにＣＰＵプロセッサを一定時
間放棄して待ち状態にする（ステップＣ）。
一定時間経過後、Ｏ８３によってＶＭＭ監視プロセス５
が再び起動されると、ＶＭＭ監視プロセス５はＶＭＭ監
視ビット部（Ｘ）を調べて１であるかどうかを判定する
（ステップＤ）、ＶＭＭ監視ビット部（Ｘ）が１でなけ
れば、ＶＭＭ４が正常に動作していてＶＭＭ監視ピント
部（Ｘ）が０にリセットされたことを意味するので、ス
テップＡに戻って繰り返す。
が再び起動されると、ＶＭＭ監視プロセス５はＶＭＭ監
視ビット部（Ｘ）を調べて１であるかどうかを判定する
（ステップＤ）、ＶＭＭ監視ビット部（Ｘ）が１でなけ
れば、ＶＭＭ４が正常に動作していてＶＭＭ監視ピント
部（Ｘ）が０にリセットされたことを意味するので、ス
テップＡに戻って繰り返す。
Ｖ Ｍ Ｍ監視ビット部（Ｘ）が１であれば、ＶＭＭ４
が一定時間以内にＶＭＭ監視ビット部（Ｘ）を０にリセ
ットできない異常状態が発生したことを意味する０例え
ば、ＶＭＭ４によって疑似されている仮想計算機上で実
行されるＯ８６がＣＰＵプロセッサ１０以外のＣＰＵプ
ロセッサで入出力割込みの発生のみを期待して入出力割
込みを含む他のＣＰＵプロセッサからの割込みのみを受
は付ける状態でループしたときに、ＶＭＭ４に制御を移
行する契機が無くなる状態が発生してＶＭＭ４はＶＭＭ
監視ビット部（Ｘ）にＯを設定できなくなり、このよう
な制御移行不能状態をＶＭＭ監視プロセス５が検出した
ことになる。したがって、この後は異常表示部（Ｚ）に
１を設定しくステップＥ） 、ＶＭＭ実行ＣＰＵプロセ
ッサ番号設定部（Ｙ）よりＶＭＭ４が動作しているＣＰ
Ｕプロセッサ番号を得てプロセッサ間通信命令を発行す
る（ステップＦ）。
が一定時間以内にＶＭＭ監視ビット部（Ｘ）を０にリセ
ットできない異常状態が発生したことを意味する０例え
ば、ＶＭＭ４によって疑似されている仮想計算機上で実
行されるＯ８６がＣＰＵプロセッサ１０以外のＣＰＵプ
ロセッサで入出力割込みの発生のみを期待して入出力割
込みを含む他のＣＰＵプロセッサからの割込みのみを受
は付ける状態でループしたときに、ＶＭＭ４に制御を移
行する契機が無くなる状態が発生してＶＭＭ４はＶＭＭ
監視ビット部（Ｘ）にＯを設定できなくなり、このよう
な制御移行不能状態をＶＭＭ監視プロセス５が検出した
ことになる。したがって、この後は異常表示部（Ｚ）に
１を設定しくステップＥ） 、ＶＭＭ実行ＣＰＵプロセ
ッサ番号設定部（Ｙ）よりＶＭＭ４が動作しているＣＰ
Ｕプロセッサ番号を得てプロセッサ間通信命令を発行す
る（ステップＦ）。
このプロセッサ間通信命令により、ＣＰＵプロセッサ番
号に対応するＣＰＵブロセジサにプロセッサ割込みが発
生する。すなわち、ＶＭＭ４への制御移行不能状態を検
出したＶＭＭ監視プロセス５は、直ちに制御移行不能状
態となっているｃｐＵプロセッサにプロセッサ間通信に
よって割込みを発生させて制御移行不能状態の解除を行
わせる。
号に対応するＣＰＵブロセジサにプロセッサ割込みが発
生する。すなわち、ＶＭＭ４への制御移行不能状態を検
出したＶＭＭ監視プロセス５は、直ちに制御移行不能状
態となっているｃｐＵプロセッサにプロセッサ間通信に
よって割込みを発生させて制御移行不能状態の解除を行
わせる。
この後、ステップＡに戻って繰り返す。
一方、ｏＳ３よりＶＭＭ４に制御が渡されて起動される
と、ＶＭＭ４を実行中のＣＰＵプロセッサのＣＰＵプロ
セッサ番号がＶＭＭ実行ＣＰＵプロセッサ番号設定部（
Ｙ）に設定され（ステップＧ） 、ＶＭＭ４の通常処理
が実行される（ステップＨ）、ＶＭＭ４の通常処理の実
行中には、ＶＭＭ４が一定時間ごとにＶＭＭ監視ビー／
）部（Ｘ）を０に設定するように制御する。ＶＭＭ４
の通常処理の終了後、ＶＭＭ実行ＣＰＵプロセッサ番号
設定部（Ｙ）にシステムに存在するＣＰＵプロセッサ番
号以外のＣＰＵプロセス番号を設定してがら０３３に制
御が戻される（ステップＩ）。
と、ＶＭＭ４を実行中のＣＰＵプロセッサのＣＰＵプロ
セッサ番号がＶＭＭ実行ＣＰＵプロセッサ番号設定部（
Ｙ）に設定され（ステップＧ） 、ＶＭＭ４の通常処理
が実行される（ステップＨ）、ＶＭＭ４の通常処理の実
行中には、ＶＭＭ４が一定時間ごとにＶＭＭ監視ビー／
）部（Ｘ）を０に設定するように制御する。ＶＭＭ４
の通常処理の終了後、ＶＭＭ実行ＣＰＵプロセッサ番号
設定部（Ｙ）にシステムに存在するＣＰＵプロセッサ番
号以外のＣＰＵプロセス番号を設定してがら０３３に制
御が戻される（ステップＩ）。
ＶＭＭ４の制御下でＯ３６が実行中にＶＭＭ監視プロセ
ス５からのプロセッサ間通信命令の発行によるプロセッ
サ割込みが行われると、ＶＭＭ４は異常表示部（Ｚ）が
１であるかどうかを判定する（ステップＪ）、異常表示
部（Ｚ）が１であれば、ＶＭＭ４への制御移行不能状態
の解除のためのプロセッサ割込み処理が行われた後に（
ステップＫ）、異常表示部（Ｚ）が０にリセットされ（
ステップＬ）、第４図のステップＨに制御が移行されて
ＶＭＭ４の通常処理が行われる。異常表示部（Ｚ）が１
以外であれば、ただちに第４図のステップＨに制御が移
行されてＶＭＭ４の通常処理が行われる。
ス５からのプロセッサ間通信命令の発行によるプロセッ
サ割込みが行われると、ＶＭＭ４は異常表示部（Ｚ）が
１であるかどうかを判定する（ステップＪ）、異常表示
部（Ｚ）が１であれば、ＶＭＭ４への制御移行不能状態
の解除のためのプロセッサ割込み処理が行われた後に（
ステップＫ）、異常表示部（Ｚ）が０にリセットされ（
ステップＬ）、第４図のステップＨに制御が移行されて
ＶＭＭ４の通常処理が行われる。異常表示部（Ｚ）が１
以外であれば、ただちに第４図のステップＨに制御が移
行されてＶＭＭ４の通常処理が行われる。
以上のような制御を行うことにより、ＯＳ６の動作でＶ
ＭＭ４への制御の移行が不可能になったことをＶＭＭ監
視プロセス５が検出でき、プロセッサ割込みによりこれ
を解除することができる。
ＭＭ４への制御の移行が不可能になったことをＶＭＭ監
視プロセス５が検出でき、プロセッサ割込みによりこれ
を解除することができる。
なお、上記実施例では、○Ｓ６からＶＭＭ４への制御移
行不能状態を解除する手段として、プロセッサ間通信命
令の発行によるプロセッサ割込みを利用したが、Ｏ３６
からＶＭＭ４に制御を移行させることができる手段があ
ればどのような手段を用いてもよい。
行不能状態を解除する手段として、プロセッサ間通信命
令の発行によるプロセッサ割込みを利用したが、Ｏ３６
からＶＭＭ４に制御を移行させることができる手段があ
ればどのような手段を用いてもよい。
また、ＶＭＭ４とＶＭＭ監視プロセス５との共有データ
格納手段７として主記憶装置２の一部を使用したが、Ｖ
ＭＭ４とＶＭＭ監視プロセス５とが双方から参照および
更新可能なものであればどのようなものであってもよい
。
格納手段７として主記憶装置２の一部を使用したが、Ｖ
ＭＭ４とＶＭＭ監視プロセス５とが双方から参照および
更新可能なものであればどのようなものであってもよい
。
以上説明したように本発明は、ＶＭＭが制御しているＯ
８からＶＭＭへの制御の移行が不能になったことをＶＭ
Ｍとは独立して動作しているＶＭＭ監視プロセスによっ
て検出し、ＶＭＭが走行しているＣＰＵプロセッサにプ
ロセッサ割込みを発生させるようにしたことにより、Ｏ
３からＶＭＭへの制御の移行が可能となり、Ｏ８を修正
することなしに仮想計算機システムを効率よ（制御する
ことができる効果がある。
８からＶＭＭへの制御の移行が不能になったことをＶＭ
Ｍとは独立して動作しているＶＭＭ監視プロセスによっ
て検出し、ＶＭＭが走行しているＣＰＵプロセッサにプ
ロセッサ割込みを発生させるようにしたことにより、Ｏ
３からＶＭＭへの制御の移行が可能となり、Ｏ８を修正
することなしに仮想計算機システムを効率よ（制御する
ことができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図中に示した共有データ格納手段の具体的内容の一
例を示す図、 第３図は第１図中のＶＭＭ監視プロセスにおける処理を
示す流れ図、 第４図は第１図中のＶＭＭにおける処理を示す流れ図、 第５図は第１図中のＶＭＭにおけるプロセッサ割込み時
の処理を示す流れ図である。 図において、 １・・・中央処理装置、 ２・・・主記憶装置、 ３ ・ ・ ・ ０８１ ４ ・ ・ ・ ＶＭＭ。 ５・・・ＶＭＭ監視プロセス、 ６・・・仮想計算機上で動作するＯ８．７・・・共有デ
ータ格納手段、 １０〜１ｎ・・・ＣＰＵプロセッサ、 Ａ・・・ＶＭＭ動作中検出ステップ、 Ｂ・・・ＶＭＭ監視監視ピン上部セントステップ・・・
一定時間ＣＰＵプロセッサ放棄ステップ、 Ｄ・・・ＶＭＭ監視ビット部セット判定ステップ、 Ｅ・・・異常表示部セットステップ、 Ｆ・・・プロセッサ間通信命令発行ステップ、Ｇ・・・
実行ＣＰＵプロセッサ番号設定ステップ、 Ｈ・・・ＶＭＭ通常処理ステップ・ ■・・・システム外ＣＰＵプロセッサ番号設定ステップ
、 Ｊ・・・異常表示部セット判定ステップ、Ｋ・・・ＶＭ
Ｍプロセッサ割込み処理ステップ、Ｌ・・・異常表示部
リセットステップである。
第１図中に示した共有データ格納手段の具体的内容の一
例を示す図、 第３図は第１図中のＶＭＭ監視プロセスにおける処理を
示す流れ図、 第４図は第１図中のＶＭＭにおける処理を示す流れ図、 第５図は第１図中のＶＭＭにおけるプロセッサ割込み時
の処理を示す流れ図である。 図において、 １・・・中央処理装置、 ２・・・主記憶装置、 ３ ・ ・ ・ ０８１ ４ ・ ・ ・ ＶＭＭ。 ５・・・ＶＭＭ監視プロセス、 ６・・・仮想計算機上で動作するＯ８．７・・・共有デ
ータ格納手段、 １０〜１ｎ・・・ＣＰＵプロセッサ、 Ａ・・・ＶＭＭ動作中検出ステップ、 Ｂ・・・ＶＭＭ監視監視ピン上部セントステップ・・・
一定時間ＣＰＵプロセッサ放棄ステップ、 Ｄ・・・ＶＭＭ監視ビット部セット判定ステップ、 Ｅ・・・異常表示部セットステップ、 Ｆ・・・プロセッサ間通信命令発行ステップ、Ｇ・・・
実行ＣＰＵプロセッサ番号設定ステップ、 Ｈ・・・ＶＭＭ通常処理ステップ・ ■・・・システム外ＣＰＵプロセッサ番号設定ステップ
、 Ｊ・・・異常表示部セット判定ステップ、Ｋ・・・ＶＭ
Ｍプロセッサ割込み処理ステップ、Ｌ・・・異常表示部
リセットステップである。
Claims (1)
- 【特許請求の範囲】 オペレーティングシステムの制御下でプロセスとして仮
想計算機モニタが動作しこの仮想計算機モニタ上で複数
の仮想計算機を疑似しているジョブ型仮想計算機システ
ムにおいて、 前記オペレーティングシステムに存在する共有データ格
納手段と、 動作時に前記共有データ格納手段に一定時間ごとに所定
値を設定する前記仮想計算機モニタと、前記オペレーテ
ィングシステムの制御下で前記仮想計算機モニタとは独
立に動作し前記共有データ格納手段に格納された前記所
定値を前記一定時間以上の時間間隔で検出しなかったと
きに前記仮想計算機モニタにプロセッサ割込みを発生さ
せる仮想計算機モニタ監視プロセスと、 を有することを特徴とする仮想計算機システムの制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352586A JPS6367642A (ja) | 1986-09-09 | 1986-09-09 | 仮想計算機システムの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352586A JPS6367642A (ja) | 1986-09-09 | 1986-09-09 | 仮想計算機システムの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367642A true JPS6367642A (ja) | 1988-03-26 |
Family
ID=16640634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21352586A Pending JPS6367642A (ja) | 1986-09-09 | 1986-09-09 | 仮想計算機システムの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367642A (ja) |
-
1986
- 1986-09-09 JP JP21352586A patent/JPS6367642A/ja active Pending
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