JPS641880B2 - - Google Patents
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- JPS641880B2 JPS641880B2 JP22905283A JP22905283A JPS641880B2 JP S641880 B2 JPS641880 B2 JP S641880B2 JP 22905283 A JP22905283 A JP 22905283A JP 22905283 A JP22905283 A JP 22905283A JP S641880 B2 JPS641880 B2 JP S641880B2
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- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/114—PN junction isolations
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体集積回路装置に関し、特に半
導体記憶装置等において不良ビツトを冗長ビツト
と入れ替えるために不良ビツトに関する情報を記
憶しておくためのリードオンリメモリを備えた集
積回路装置に関する。
導体記憶装置等において不良ビツトを冗長ビツト
と入れ替えるために不良ビツトに関する情報を記
憶しておくためのリードオンリメモリを備えた集
積回路装置に関する。
（技術の背景）
一般に、半導体記憶装置においてはウエーハ段
階における動作テストによつて不良ビツトを検出
し、該不良ビツトを別に設けた冗長ビツトと切り
換えることにより装置の歩留りの低下を防止して
いる。このような半導体記憶装置においては、不
良ビツトに関する情報を記憶しておき、該不良ビ
ツトがアクセスされた場合には自動的に冗長ビツ
トがアクセスされるように動作する。したがつ
て、ウエーハ段階で不良ビツトが検出された場合
に、該不良ビツトに関する情報をヒユーズ等を用
いたリードオンリメモリ（以下単にROMと称す
る）に記憶しておく必要がある。このような目的
に用いられるROMとしては書き込みが確実に行
なわれること、半導体チツプ上における専有面積
が少ないこと、および書き込み後の動作が確実に
行なわれること等が必要とされる。
階における動作テストによつて不良ビツトを検出
し、該不良ビツトを別に設けた冗長ビツトと切り
換えることにより装置の歩留りの低下を防止して
いる。このような半導体記憶装置においては、不
良ビツトに関する情報を記憶しておき、該不良ビ
ツトがアクセスされた場合には自動的に冗長ビツ
トがアクセスされるように動作する。したがつ
て、ウエーハ段階で不良ビツトが検出された場合
に、該不良ビツトに関する情報をヒユーズ等を用
いたリードオンリメモリ（以下単にROMと称す
る）に記憶しておく必要がある。このような目的
に用いられるROMとしては書き込みが確実に行
なわれること、半導体チツプ上における専有面積
が少ないこと、および書き込み後の動作が確実に
行なわれること等が必要とされる。
（従来技術と問題点）
第１図は、従来形の半導体集積回路装置（以下
単にIC装置と称する）に用いられている不良ビ
ツト記憶用のROMを示す。同図のROMは、電
源線１および２の間に直列接続されたヒユーズ
F1とデプレツシヨントランジスタQ1、およびデ
プレツシヨントランジスタQ1と並列接続された
トランジスタQ2を具備する。なお、デプレツシ
ヨントランジスタQ1のゲートは同じトランジス
タのソースに接続されている。
単にIC装置と称する）に用いられている不良ビ
ツト記憶用のROMを示す。同図のROMは、電
源線１および２の間に直列接続されたヒユーズ
F1とデプレツシヨントランジスタQ1、およびデ
プレツシヨントランジスタQ1と並列接続された
トランジスタQ2を具備する。なお、デプレツシ
ヨントランジスタQ1のゲートは同じトランジス
タのソースに接続されている。
第１図の回路においては、データ書き込みを行
なうためヒユーズF1を熔断する場合には、電源
線１に高電圧Vppを印加し、トランジスタQ2の
ゲートに高レベルの書き込み信号NPを印加し該
トランジスタQ2をオンとする。これにより、ヒ
ユーズF1に高電圧Vppが印加されて該ヒユーズが
熔断される。
なうためヒユーズF1を熔断する場合には、電源
線１に高電圧Vppを印加し、トランジスタQ2の
ゲートに高レベルの書き込み信号NPを印加し該
トランジスタQ2をオンとする。これにより、ヒ
ユーズF1に高電圧Vppが印加されて該ヒユーズが
熔断される。
通常動作時は、電源線１に通常の動作電源（例
えば＋5V）が印加され、電源線２には低電圧電
源Vss（例えば0V）が印加される。そして、もし
ヒユーズF1が熔断されておればノードN1の電圧
はVssに等しくなり、ヒユーズF1が熔断されてお
らなければノードN1の電圧はほぼVccに等しく
なる。したがつて、ノードN1の電圧を検出する
ことによつてヒユーズF1が書き込まれているか
否か、すなわちアクセスされたビツトが不良ビツ
トか否かを知ることができる。なお、書き込み信
号NPは半導体チツプ上に設けられたブロービン
グパツドを介して印加されるが、第１図のROM
回路によれば該ブロービングパツドをスクライブ
ライン内に配置することが可能であり、これによ
りROM回路の専有面積を少なくしてIC装置の集
積度の低下を防止することができる。なお、プロ
ービングパツドをスクライプライン内に配置した
場合には、ウエーハ切断時にプロービングパツド
すなわちトランジスタQ2のゲートが基板電位Vss
に短絡することがあるが、このような短絡が生じ
てもROM回路の以後の動作には何ら影響も与え
ない。
えば＋5V）が印加され、電源線２には低電圧電
源Vss（例えば0V）が印加される。そして、もし
ヒユーズF1が熔断されておればノードN1の電圧
はVssに等しくなり、ヒユーズF1が熔断されてお
らなければノードN1の電圧はほぼVccに等しく
なる。したがつて、ノードN1の電圧を検出する
ことによつてヒユーズF1が書き込まれているか
否か、すなわちアクセスされたビツトが不良ビツ
トか否かを知ることができる。なお、書き込み信
号NPは半導体チツプ上に設けられたブロービン
グパツドを介して印加されるが、第１図のROM
回路によれば該ブロービングパツドをスクライブ
ライン内に配置することが可能であり、これによ
りROM回路の専有面積を少なくしてIC装置の集
積度の低下を防止することができる。なお、プロ
ービングパツドをスクライプライン内に配置した
場合には、ウエーハ切断時にプロービングパツド
すなわちトランジスタQ2のゲートが基板電位Vss
に短絡することがあるが、このような短絡が生じ
てもROM回路の以後の動作には何ら影響も与え
ない。
ところが、第１図のROM回路においては、ヒ
ユーズF1に流せる電流の最大値がトランジスタ
Q2のGm等によつて制限され、ヒユーズF1に充分
大きな電流を流すことが困難であると共に、トラ
ンジスタQ2がオフ状態の時には、電源線１およ
び２の間に印加される電圧の大きさがトランジス
タQ2のドレインソース間およびドレインゲート
間の耐圧によつて制限されるため、高電圧電源
Vppの電圧を充分に高くすることができないとい
う不都合があつた。
ユーズF1に流せる電流の最大値がトランジスタ
Q2のGm等によつて制限され、ヒユーズF1に充分
大きな電流を流すことが困難であると共に、トラ
ンジスタQ2がオフ状態の時には、電源線１およ
び２の間に印加される電圧の大きさがトランジス
タQ2のドレインソース間およびドレインゲート
間の耐圧によつて制限されるため、高電圧電源
Vppの電圧を充分に高くすることができないとい
う不都合があつた。
第２図は、他の従来形のROM回路を示す。同
図の回路は、第１図の回路におけるトランジスタ
Q2を用いる代りにヒユーズF1とトランジスタQ1
のドレインとの接続点N1を直接プロービングパ
ツドに接続し、ヒユーズF1を熔断する場合は電
源線１に高電圧Vppを印加すると共にプロービン
グパツドを介してノードN1を電源線２に接続す
るものである。
図の回路は、第１図の回路におけるトランジスタ
Q2を用いる代りにヒユーズF1とトランジスタQ1
のドレインとの接続点N1を直接プロービングパ
ツドに接続し、ヒユーズF1を熔断する場合は電
源線１に高電圧Vppを印加すると共にプロービン
グパツドを介してノードN1を電源線２に接続す
るものである。
第２図の回路においては、ヒユーズF1の最大
電流が制限されることもなくかつ電源線１の電圧
Vppの充分に高くすることができる。しかしなが
らこの回路においては、プロービングパツドが何
らかの原因で他のノードと短絡されると誤動作を
生じ得る。特にプロービングパツドをスクライブ
ライン内に設けるとウエーハ切断により該プロー
ビングパツドしたがつてノードN1が基板と短絡
されるため、ヒユーズF1の断続状態にかかわら
ずノードN1が基板電位（低レベル）に保たれる
ことになり、スクライブライン内に設けることが
不可能であり、かつ各ヒユーズごとに１個のプロ
ービングパツドを必要とするためIC装置の集積
度が低下するという不都合があつた。
電流が制限されることもなくかつ電源線１の電圧
Vppの充分に高くすることができる。しかしなが
らこの回路においては、プロービングパツドが何
らかの原因で他のノードと短絡されると誤動作を
生じ得る。特にプロービングパツドをスクライブ
ライン内に設けるとウエーハ切断により該プロー
ビングパツドしたがつてノードN1が基板と短絡
されるため、ヒユーズF1の断続状態にかかわら
ずノードN1が基板電位（低レベル）に保たれる
ことになり、スクライブライン内に設けることが
不可能であり、かつ各ヒユーズごとに１個のプロ
ービングパツドを必要とするためIC装置の集積
度が低下するという不都合があつた。
またプロービングパツドをスクライブライン内
に設けない場合においてもVcc電源線ブリツジに
よる抵抗R0がある場合は、ヒユーズF1に流れる
電流は抵抗R0に制限され、熔断するに十分な電
流が流せない事もある。このブリツジはパターン
レイアウト上どうしても避ける事ができない場合
があり、この場合には第１図従来例と同様の不都
合も生ずる。
に設けない場合においてもVcc電源線ブリツジに
よる抵抗R0がある場合は、ヒユーズF1に流れる
電流は抵抗R0に制限され、熔断するに十分な電
流が流せない事もある。このブリツジはパターン
レイアウト上どうしても避ける事ができない場合
があり、この場合には第１図従来例と同様の不都
合も生ずる。
（発明の目的）
本発明の目的は、前述の従来形における問題点
に鑑み、ヒユーズ型ROM回路を有する集積回路
装置において、半導体基板と該基板上に形成され
た拡散層とによつて構成されるPN接合を順方向
とすることによりヒユーズ熔断用の電流を供給す
るという構想に基づき、ヒユーズに充分大きな電
流を流すことができるようにしてROM回路の書
き込みを的確に行なうことができるようにすると
共に、プロービングパツドをスクライブライン内
に配置可能とすることよりIC装置の集積度を向
上させることにある。
に鑑み、ヒユーズ型ROM回路を有する集積回路
装置において、半導体基板と該基板上に形成され
た拡散層とによつて構成されるPN接合を順方向
とすることによりヒユーズ熔断用の電流を供給す
るという構想に基づき、ヒユーズに充分大きな電
流を流すことができるようにしてROM回路の書
き込みを的確に行なうことができるようにすると
共に、プロービングパツドをスクライブライン内
に配置可能とすることよりIC装置の集積度を向
上させることにある。
（発明の構成）
そしてこの目的は、本発明によればリードオン
リメモリを構成するヒユーズおよび該ヒユーズに
熔断電流を供給するためのパツドを備え、該ヒユ
ーズと負荷素子とを一対の電源線間に直列接続し
てなるリードオンリメモリ回路を具備し、該ヒユ
ーズの一端は第１の導電形の半導体層に接続され
他端は前記パツドに直接接続され、該第１の導電
形の半導体層は該第１の導電形と逆の第２の導電
形を有する半導体層と接合してPN接合を構成
し、該PN接合が順方向バイアス状態となるよう
に前記パツドへ前記第２の導電形の半導体層より
も低電位の電圧を印加することにより、前記一対
の電源線を介することなく、前記第２の導電型の
半導体層→前記第１の導電型の半導体層→前記ヒ
ユーズ→前記パツドの経路で電流を流して前記ヒ
ユーズを熔断するようにした集積回路装置を提供
することによつて達成される。
リメモリを構成するヒユーズおよび該ヒユーズに
熔断電流を供給するためのパツドを備え、該ヒユ
ーズと負荷素子とを一対の電源線間に直列接続し
てなるリードオンリメモリ回路を具備し、該ヒユ
ーズの一端は第１の導電形の半導体層に接続され
他端は前記パツドに直接接続され、該第１の導電
形の半導体層は該第１の導電形と逆の第２の導電
形を有する半導体層と接合してPN接合を構成
し、該PN接合が順方向バイアス状態となるよう
に前記パツドへ前記第２の導電形の半導体層より
も低電位の電圧を印加することにより、前記一対
の電源線を介することなく、前記第２の導電型の
半導体層→前記第１の導電型の半導体層→前記ヒ
ユーズ→前記パツドの経路で電流を流して前記ヒ
ユーズを熔断するようにした集積回路装置を提供
することによつて達成される。
（発明の実施例）
以下、図面により本発明の実施例を説明する。
第３図は、本発明の１実施例に係わるIC装置に
用いられているROM回路を示す。同図のROM
回路は、電源線１および２の間に直列接続された
ヒユーズF1および抵抗R1を具備する。また、ヒ
ユーズF1と抵抗R1との接続点すなわちノードN1
は図示しないプロービングパツドに接続されてい
る。
第３図は、本発明の１実施例に係わるIC装置に
用いられているROM回路を示す。同図のROM
回路は、電源線１および２の間に直列接続された
ヒユーズF1および抵抗R1を具備する。また、ヒ
ユーズF1と抵抗R1との接続点すなわちノードN1
は図示しないプロービングパツドに接続されてい
る。
また電源線１にはブリツジによる抵抗R0が存
在するものとする。
在するものとする。
ここで本発明の特徴を具現するのに重要な点
は、ヒユーズF1の電源線側には拡散層がありこ
れにより基板と電源線の間のＰ−Ｎ接合があり、
ヒユーズの他端であるノードN2には拡散層が存
在しない事である。ここでノードN2を基板電位
より十分負の電圧とする事によりＰ−Ｎ接合D1
が順バイアスとなり、電流は基板→Ｐ−Ｎ接合
D1→ヒユーズF1→N2→ブロービングパツドの経
路で流れる。この経路中で電流を制限する要因は
なくヒユーズには熔断に必要な十分な電流が流せ
る。
は、ヒユーズF1の電源線側には拡散層がありこ
れにより基板と電源線の間のＰ−Ｎ接合があり、
ヒユーズの他端であるノードN2には拡散層が存
在しない事である。ここでノードN2を基板電位
より十分負の電圧とする事によりＰ−Ｎ接合D1
が順バイアスとなり、電流は基板→Ｐ−Ｎ接合
D1→ヒユーズF1→N2→ブロービングパツドの経
路で流れる。この経路中で電流を制限する要因は
なくヒユーズには熔断に必要な十分な電流が流せ
る。
第４図は、本発明の他の実施例に係わるIC装
置に用いられているROM回路を示す。同図の
ROM回路は、電源線１および２の間に直列接続
されたデプレツシヨントランジスタQ1、ヒユー
ズF1および抵抗R2を具備する。デプレツシヨン
トランジスタQ1のゲートとソースは互いに接続
されノードN3を介してヒユーズF1に接続されて
いる。ヒユーズF1と抵抗R2との接続点すなわち
ノードN4は図示しないプロービングパツドに接
続されている。なお、ダイオードD1は例えばＰ
型半導体基板と該基板上に形成されたトランジス
タQ1のソース電極等の拡散層とによつて構成さ
れるPN接合を示している。また、ノードN4に接
続されるプロービングパツドは例えばスクライブ
ライン内に設けることができる。ここでノード
N4に直接接続されている箇所及びそこからプロ
ービングパツドに至る経路には拡散層が存在しな
いこと、即ち基板から電気的に分離されているこ
とが重要である。
置に用いられているROM回路を示す。同図の
ROM回路は、電源線１および２の間に直列接続
されたデプレツシヨントランジスタQ1、ヒユー
ズF1および抵抗R2を具備する。デプレツシヨン
トランジスタQ1のゲートとソースは互いに接続
されノードN3を介してヒユーズF1に接続されて
いる。ヒユーズF1と抵抗R2との接続点すなわち
ノードN4は図示しないプロービングパツドに接
続されている。なお、ダイオードD1は例えばＰ
型半導体基板と該基板上に形成されたトランジス
タQ1のソース電極等の拡散層とによつて構成さ
れるPN接合を示している。また、ノードN4に接
続されるプロービングパツドは例えばスクライブ
ライン内に設けることができる。ここでノード
N4に直接接続されている箇所及びそこからプロ
ービングパツドに至る経路には拡散層が存在しな
いこと、即ち基板から電気的に分離されているこ
とが重要である。
第４図のROM回路においてデータ書き込みの
ためにヒユーズF1を熔断する場合は、プロービ
ングパツドすなわちノードN4に基板電位Vssに対
して充分大きな負の電圧を印加する。これによ
り、Ｐ型半導体基板とノードN3におけるＮ型拡
散層とによつて構成されるPN接合D1が順方向に
バイアスされ、基板−PN接合D1−ヒユーズF1−
プロービングパツドの経路に電流が流れてヒユー
ズF1が熔断される。この場合、プロービングパ
ツドに印加された電圧はPN接合D1の順方向電圧
分を除きほとんどすべてヒユーズF1に印加され
るため該ヒユーズF1を確実に切断することがで
きる。
ためにヒユーズF1を熔断する場合は、プロービ
ングパツドすなわちノードN4に基板電位Vssに対
して充分大きな負の電圧を印加する。これによ
り、Ｐ型半導体基板とノードN3におけるＮ型拡
散層とによつて構成されるPN接合D1が順方向に
バイアスされ、基板−PN接合D1−ヒユーズF1−
プロービングパツドの経路に電流が流れてヒユー
ズF1が熔断される。この場合、プロービングパ
ツドに印加された電圧はPN接合D1の順方向電圧
分を除きほとんどすべてヒユーズF1に印加され
るため該ヒユーズF1を確実に切断することがで
きる。
このようにして、書き込みが終了した後、ウエ
ーハのスクライビングが行なわれると、プロービ
ングパツドは通常基板に短絡される。これによ
り、ノードN4は電源線２に接続される。なお、
プロービングパツドがスクライビングによつて必
ずしも基板と短絡されない場合を考慮して抵抗
R2が設けられている。この抵抗R2のノードN4側
端には、書込み時にヒユーズF1に熔断電流を集
中させるため、拡散層を存在させてはならない
が、Vss側端には、抵抗R2の抵抗値が許容できる
程度の書込み電流しか側路しない大きさであれ
ば、拡散層が存在してもよい。いずれにしても、
ノードN4は電源線２と接続される。そして、IC
装置の通常の使用状態においては、電源線１に例
えば5Vの電源電圧Vccが印加され、電源線２に
例えば0Vの電源電圧Vssが印加される。したが
つて、ヒユーズF1が熔断されておれば、ノドの
N3の電位がVccとなり、ヒユーズF1が熔断され
ておらなければ該ノードN3の電位はほぼVssすな
わち基板電位となりノードN3の電圧を図示しな
い検出回路で検出することによつて不良ビツトで
あるか否かが判定される。この検出回路はノード
N3にゲートが接続されたMISトランジスタを入
力端に有する如く構成されるので、ノードN3か
らこの検出回路に至る経路にもノードN3に直結
される拡散層は存在しない。なお、トランジスタ
Q1は負荷抵抗として用いられているがROM回路
による消費電力を軽減するためにはこの負荷抵抗
の値を充分大きな値とする必要がある。また、こ
の負荷抵抗は多結晶シリコン等によつて実現する
ことも可能である。
ーハのスクライビングが行なわれると、プロービ
ングパツドは通常基板に短絡される。これによ
り、ノードN4は電源線２に接続される。なお、
プロービングパツドがスクライビングによつて必
ずしも基板と短絡されない場合を考慮して抵抗
R2が設けられている。この抵抗R2のノードN4側
端には、書込み時にヒユーズF1に熔断電流を集
中させるため、拡散層を存在させてはならない
が、Vss側端には、抵抗R2の抵抗値が許容できる
程度の書込み電流しか側路しない大きさであれ
ば、拡散層が存在してもよい。いずれにしても、
ノードN4は電源線２と接続される。そして、IC
装置の通常の使用状態においては、電源線１に例
えば5Vの電源電圧Vccが印加され、電源線２に
例えば0Vの電源電圧Vssが印加される。したが
つて、ヒユーズF1が熔断されておれば、ノドの
N3の電位がVccとなり、ヒユーズF1が熔断され
ておらなければ該ノードN3の電位はほぼVssすな
わち基板電位となりノードN3の電圧を図示しな
い検出回路で検出することによつて不良ビツトで
あるか否かが判定される。この検出回路はノード
N3にゲートが接続されたMISトランジスタを入
力端に有する如く構成されるので、ノードN3か
らこの検出回路に至る経路にもノードN3に直結
される拡散層は存在しない。なお、トランジスタ
Q1は負荷抵抗として用いられているがROM回路
による消費電力を軽減するためにはこの負荷抵抗
の値を充分大きな値とする必要がある。また、こ
の負荷抵抗は多結晶シリコン等によつて実現する
ことも可能である。
第５図は、第４図の回路の具体的構造を示す断
面図である。同図において、トランジスタQ1は、
P-型半導体基板３上に形成されたN+型拡散層４
および５をそれぞれドレインおよびソースとし、
これらのN+型拡散層４および５の間のチヤンネ
ル領域上に形成された多結晶シリコン等による導
電層６をゲートする。なお、ソース拡散層５に接
続されたアルミ配線７は図示しない部分におい
て、ゲート６と接続されており、ドレイン拡散層
４に接続されたアルミ配線８には電源電圧Vccが
印加されている。また、このようなトランジスタ
Q1のチヤネル長は抵抗値を大きくするためにか
なり長目に形成される。
面図である。同図において、トランジスタQ1は、
P-型半導体基板３上に形成されたN+型拡散層４
および５をそれぞれドレインおよびソースとし、
これらのN+型拡散層４および５の間のチヤンネ
ル領域上に形成された多結晶シリコン等による導
電層６をゲートする。なお、ソース拡散層５に接
続されたアルミ配線７は図示しない部分におい
て、ゲート６と接続されており、ドレイン拡散層
４に接続されたアルミ配線８には電源電圧Vccが
印加されている。また、このようなトランジスタ
Q1のチヤネル長は抵抗値を大きくするためにか
なり長目に形成される。
ダイオードD1はP-型基板３とソース拡散層５
の間のPN接合によつて形成されたヒユーズF1は
基板３上に形成されたフイールド酸化膜９の上に
設けられた多結晶シリコン層１０によつて構成さ
れる。抵抗R2には同じフイールド酸化膜９上に
形成された細長い多結晶シリコン層１１によつて
構成され、その一端はアルミニウム配線１２によ
つてヒユーズF1を構成する多結晶シリコン層１
０の一端と接続されている。また、多結晶シリコ
ン層１１の他端に接続されたアルミニウム配線１
３には基板電圧Vssが印加されている。また、ア
ルミニウム配線１２は図示しないプロービングパ
ツドに接続されている。図示するようにノード
N4には拡散層が存在しない。
の間のPN接合によつて形成されたヒユーズF1は
基板３上に形成されたフイールド酸化膜９の上に
設けられた多結晶シリコン層１０によつて構成さ
れる。抵抗R2には同じフイールド酸化膜９上に
形成された細長い多結晶シリコン層１１によつて
構成され、その一端はアルミニウム配線１２によ
つてヒユーズF1を構成する多結晶シリコン層１
０の一端と接続されている。また、多結晶シリコ
ン層１１の他端に接続されたアルミニウム配線１
３には基板電圧Vssが印加されている。また、ア
ルミニウム配線１２は図示しないプロービングパ
ツドに接続されている。図示するようにノード
N4には拡散層が存在しない。
第５図の構造において、ヒユーズF1を熔断す
る場合にはプロービングパツドしたがつてアルミ
ニウム配線１２に基板電圧Vssよりも充分低い電
圧が印加される。これにより、基板３−ソース拡
散層５−アルミニウム配線７−多結晶シリコン層
１０−アルミニウム配線１２の経路で電流が流
れ、多結晶シリコン層１０すなわちヒユーズ1が
熔断される。
る場合にはプロービングパツドしたがつてアルミ
ニウム配線１２に基板電圧Vssよりも充分低い電
圧が印加される。これにより、基板３−ソース拡
散層５−アルミニウム配線７−多結晶シリコン層
１０−アルミニウム配線１２の経路で電流が流
れ、多結晶シリコン層１０すなわちヒユーズ1が
熔断される。
第６図は、第４図のROM回路のCMOS構造を
用いて構成した場合の断面図である。第６図の構
造においては、トランジスタQ1に代えてN-型半
導体基板１４上に形成されたＰ型ウエル１５上に
形成された細長いN+型拡散層１６によつて構成
された抵抗R3が用いられている。ダイオードD1
はＰ型ウエル１５とN+型拡散層１６との間のPN
接合によつて構成される。ヒユーズF1は第５図
の場合と同様にフイールド酸化膜１７上に形成さ
れた多結晶シリコン層１８によつて構成される。
また、抵抗R2はN-型基板１４上に形成された細
長いP+型拡散層１９によつて構成される。なお、
２０，２１，２２，２３はアルミニウム配線であ
る。なお、第６図の構造においては、負荷抵抗
R3を構成する拡散層１６がＰ型ウエル１５上に
形成され、抵抗R2を構成する拡散層１９は基板
１４上に形成されているが、これらは拡散層１６
を基板１４上に直接形成し、拡散層１９をＰ型ウ
エル上に形成することも可能である。このように
CMOSで構成した場合ノードドN4には拡散層１
９が存在しても本発明の目的を達成できる。これ
はN4をVccより低い電位とした場合基板１４と
拡散層１９は逆バイアスとなり非導通状態となり
実質的には拡散層が無いに等しいからである。第
６図の構造においてヒユーズF1を熔断する場合
には、Ｐ型ウエル１５に例えば0Vに電圧Vssを
印加しプロービングパツドに接続されたアルミニ
ウム配線２２に電圧Vssよりも充分低い電圧を印
加する。これにより、Ｐ型ウエル１５−N+型拡
散層１６−アルミニウム配線２１−多結晶シリコ
ン層１８−アルミニウム配線２２の経路で電流が
流れてヒユーズF1すなわち多結晶シリコン層１
８が切断される。
用いて構成した場合の断面図である。第６図の構
造においては、トランジスタQ1に代えてN-型半
導体基板１４上に形成されたＰ型ウエル１５上に
形成された細長いN+型拡散層１６によつて構成
された抵抗R3が用いられている。ダイオードD1
はＰ型ウエル１５とN+型拡散層１６との間のPN
接合によつて構成される。ヒユーズF1は第５図
の場合と同様にフイールド酸化膜１７上に形成さ
れた多結晶シリコン層１８によつて構成される。
また、抵抗R2はN-型基板１４上に形成された細
長いP+型拡散層１９によつて構成される。なお、
２０，２１，２２，２３はアルミニウム配線であ
る。なお、第６図の構造においては、負荷抵抗
R3を構成する拡散層１６がＰ型ウエル１５上に
形成され、抵抗R2を構成する拡散層１９は基板
１４上に形成されているが、これらは拡散層１６
を基板１４上に直接形成し、拡散層１９をＰ型ウ
エル上に形成することも可能である。このように
CMOSで構成した場合ノードドN4には拡散層１
９が存在しても本発明の目的を達成できる。これ
はN4をVccより低い電位とした場合基板１４と
拡散層１９は逆バイアスとなり非導通状態となり
実質的には拡散層が無いに等しいからである。第
６図の構造においてヒユーズF1を熔断する場合
には、Ｐ型ウエル１５に例えば0Vに電圧Vssを
印加しプロービングパツドに接続されたアルミニ
ウム配線２２に電圧Vssよりも充分低い電圧を印
加する。これにより、Ｐ型ウエル１５−N+型拡
散層１６−アルミニウム配線２１−多結晶シリコ
ン層１８−アルミニウム配線２２の経路で電流が
流れてヒユーズF1すなわち多結晶シリコン層１
８が切断される。
第７図は、複数のヒユーズを有するROM回路
を第６図と同じCMOS構造によつて構成した場
合の回路を示す。同図のROM回路は、９個のヒ
ユーズF01，F02，………，F09を有し、これらの
各ヒユーズの一端はコンタクト窓２４−１，２４
−２，………，２４−９を介してN+型拡散層２
５−１，２５−２，………，２５−９に接続され
ている。そしてN+型拡散層２５−１，２５−２，
２５−３はＰ型ウエル２６−１上に形成され、
N+型拡散層２５−４，２５−５，２５−６はＰ
型ウエル２６−２上に形成され、またN+型拡散
層２５−７，２５−８，２５−９はＰ型ウエル２
６−３上に形成されている。各N+型拡散層２５
−１，２５−２，………，２５−９の各コンタク
ト窓２４−１，２４−２，………，２４−９側の
端部は対応するＰ型ウエルとの間でそれぞれダイ
オードD01，D11，………，D81Aを構成しており、
かつ対応するＰ型ウエルとの接合面積を大きくし
て大きな電流が流せるようにするため幅広の形状
とされている。また、各々のN+型拡散層２５−
１，２５−２，………，２５−９の他端は電源電
圧Vccが印加されている。
を第６図と同じCMOS構造によつて構成した場
合の回路を示す。同図のROM回路は、９個のヒ
ユーズF01，F02，………，F09を有し、これらの
各ヒユーズの一端はコンタクト窓２４−１，２４
−２，………，２４−９を介してN+型拡散層２
５−１，２５−２，………，２５−９に接続され
ている。そしてN+型拡散層２５−１，２５−２，
２５−３はＰ型ウエル２６−１上に形成され、
N+型拡散層２５−４，２５−５，２５−６はＰ
型ウエル２６−２上に形成され、またN+型拡散
層２５−７，２５−８，２５−９はＰ型ウエル２
６−３上に形成されている。各N+型拡散層２５
−１，２５−２，………，２５−９の各コンタク
ト窓２４−１，２４−２，………，２４−９側の
端部は対応するＰ型ウエルとの間でそれぞれダイ
オードD01，D11，………，D81Aを構成しており、
かつ対応するＰ型ウエルとの接合面積を大きくし
て大きな電流が流せるようにするため幅広の形状
とされている。また、各々のN+型拡散層２５−
１，２５−２，………，２５−９の他端は電源電
圧Vccが印加されている。
第７図の回路においては、９個のヒユーズF01，
F02，………，F09に対して６個のプロービングパ
ツドP0，P1，P2，P3，P4，P5が設けられている。
各プロービングパツドP0，P1，P2はそれぞれＰ
型ウエル２６−１，２６−２，２６−３に接続さ
れている。プロービングパツドP3はヒユーズF01，
F04，F07の他端に接続され、プロービングパツド
P4はヒユーズF02，F05，F08の他端に接続され、
プロービングパツドP5はヒユーズF03，F06，F09
の他端に接続されている。このような構成によ
り、例えばヒユーズF01を切断する場合にはプロ
ービングパツドP0とP3の間に電圧が印加され、
ヒユーズF02を切断する場合にはプロービングパ
ツドP0およびP4の間に電圧が印加される。また、
例えばヒユーズF06を切断する場合にプロービン
グパツドP1とP5に電圧が印加される。
F02，………，F09に対して６個のプロービングパ
ツドP0，P1，P2，P3，P4，P5が設けられている。
各プロービングパツドP0，P1，P2はそれぞれＰ
型ウエル２６−１，２６−２，２６−３に接続さ
れている。プロービングパツドP3はヒユーズF01，
F04，F07の他端に接続され、プロービングパツド
P4はヒユーズF02，F05，F08の他端に接続され、
プロービングパツドP5はヒユーズF03，F06，F09
の他端に接続されている。このような構成によ
り、例えばヒユーズF01を切断する場合にはプロ
ービングパツドP0とP3の間に電圧が印加され、
ヒユーズF02を切断する場合にはプロービングパ
ツドP0およびP4の間に電圧が印加される。また、
例えばヒユーズF06を切断する場合にプロービン
グパツドP1とP5に電圧が印加される。
このように、第７図の構成を用いることにより
使用されるヒユーズの数よりも少数のプロービン
グパツドを設けることにより各ヒユーズを選択し
て熔断することができるから、IC装置の集積度
を向上させることができる。一般に、プロービン
グパツドの数をnPとし、ヒユーズの数をnFとする
と（nP／２）2＝nFとなる。
使用されるヒユーズの数よりも少数のプロービン
グパツドを設けることにより各ヒユーズを選択し
て熔断することができるから、IC装置の集積度
を向上させることができる。一般に、プロービン
グパツドの数をnPとし、ヒユーズの数をnFとする
と（nP／２）2＝nFとなる。
第８図は、本発明の１実施例に係わるIC装置
のプロービングパツドをスクライブライン部に設
けた場合の構造を示す。第８図ａは平面図、第８
図ｂはＡ−Ａ線上における断面図である。これら
の図において、斜線で示される部分はアルミニウ
ム配線層２７であり例えば第４図の回路における
ノードN4に接続される。２８はカバー用絶縁膜
であり、プロービングパツドを構成するアルミニ
ウム配線層２７の部分を除きスクライブライン部
用に形成されている。また、２９は半導体基板、
３０はフイールド酸化膜、３１はアルミニウム配
線層とゲート電極等を構成する多結晶シリコン層
との間等を絶縁するための絶縁膜である。図示さ
れるように、プロービングパツドに拡散層はな
い。
のプロービングパツドをスクライブライン部に設
けた場合の構造を示す。第８図ａは平面図、第８
図ｂはＡ−Ａ線上における断面図である。これら
の図において、斜線で示される部分はアルミニウ
ム配線層２７であり例えば第４図の回路における
ノードN4に接続される。２８はカバー用絶縁膜
であり、プロービングパツドを構成するアルミニ
ウム配線層２７の部分を除きスクライブライン部
用に形成されている。また、２９は半導体基板、
３０はフイールド酸化膜、３１はアルミニウム配
線層とゲート電極等を構成する多結晶シリコン層
との間等を絶縁するための絶縁膜である。図示さ
れるように、プロービングパツドに拡散層はな
い。
このような構造においては、前述のようにウエ
ーハ段階で不良ビツト等の検査が行なわれプロー
ビングパツドに電圧を印加することにより所要の
ヒユーズの切断が行なわれた後、スクライブライ
ン部にそつてウエーハの切断が行なわれる。
ーハ段階で不良ビツト等の検査が行なわれプロー
ビングパツドに電圧を印加することにより所要の
ヒユーズの切断が行なわれた後、スクライブライ
ン部にそつてウエーハの切断が行なわれる。
第９図は、前述の各実施例に係わるROM回路
に用いて好適なPN接合部分の構成を示す。同図
において、３２はＰ型半導体基板またはＰ型ウエ
ル等のＰ型領域を示し、３３はこのＰ型領域４２
上に形成されたＮ型拡散層である。３４はＮ型拡
散層３３にコンタクト窓３５において接続された
アルミニウム配線図であり例えばヒユーズF1の
一端に接続される。なお、Ｎ型拡散層３３は例え
ばトランジスタQ1のソース等に接続される。ま
た、３６は、各コンタクト窓３７においてＰ型領
域３２と接続されたアルミニウム配線層でであり
例えば電源電圧Vssが印加される。第９図の構造
においてはＰ型領域３２とＮ型拡散層３３との接
合部の面積が大きくなつておりかつＮ型領域３３
を囲むようにアルミニウム配線層が設けられてい
るので、PN接合部の電圧降下を小さくすること
ができると共に、大電流を流すことが可能にな
る。
に用いて好適なPN接合部分の構成を示す。同図
において、３２はＰ型半導体基板またはＰ型ウエ
ル等のＰ型領域を示し、３３はこのＰ型領域４２
上に形成されたＮ型拡散層である。３４はＮ型拡
散層３３にコンタクト窓３５において接続された
アルミニウム配線図であり例えばヒユーズF1の
一端に接続される。なお、Ｎ型拡散層３３は例え
ばトランジスタQ1のソース等に接続される。ま
た、３６は、各コンタクト窓３７においてＰ型領
域３２と接続されたアルミニウム配線層でであり
例えば電源電圧Vssが印加される。第９図の構造
においてはＰ型領域３２とＮ型拡散層３３との接
合部の面積が大きくなつておりかつＮ型領域３３
を囲むようにアルミニウム配線層が設けられてい
るので、PN接合部の電圧降下を小さくすること
ができると共に、大電流を流すことが可能にな
る。
（発明の効果）
以上のように本発明によれば、トランジスタ等
の回路素子の耐圧および許容電流等によつて制限
されることなく各ヒユーズに充分余裕のある電圧
および電流を供給することができるから各ヒユー
ズの熔断を確実に行なうことが可能になる。ま
た、プロービングパツドをスクライブライン部に
設けることが可能であり、さらにヒユーズの数よ
りも少数のプロービングパツドを設けることによ
つて目的を達成することも可能となるから、
ROM回路の専有面積を小さくすることが可能と
なりIC装置の集積度を向上させることができる。
の回路素子の耐圧および許容電流等によつて制限
されることなく各ヒユーズに充分余裕のある電圧
および電流を供給することができるから各ヒユー
ズの熔断を確実に行なうことが可能になる。ま
た、プロービングパツドをスクライブライン部に
設けることが可能であり、さらにヒユーズの数よ
りも少数のプロービングパツドを設けることによ
つて目的を達成することも可能となるから、
ROM回路の専有面積を小さくすることが可能と
なりIC装置の集積度を向上させることができる。
第１図および第２図は従来形のIC装置に用い
られているROM回路を示す電気回路図、第３図
および第４図はそれぞれ本発明の実施例に係わる
IC装置に用いられているROM回路を示す電気回
路図、第５図は第４図の回路の具体的構造を示す
断面図、第６図は第４図と同様の回路をCMOS
構造によつて実現したIC装置の断面図、第７図
は複数のヒユーズを用いたROM回路の１例を示
すブロツク回路図、第８図ａおよびｂはそれぞれ
本発明に係わるIC装置におけるプロービングパ
ツドの構造の１例を示す平面図およびＡ−Ａ線に
おける断面図、そして９図ａおよびｂはそれぞれ
本発明に係わるIC装置のPN接合部を示す平面図
およびＢ−Ｂ線における断面図である。 Q1，Q2：トランジスタ、F1，F01，F02，……
…，F09：ヒユーズ、R1，R2，R3：抵抗、D1，
D01，D11，………D81：ダイオード、１，２：電
源線、３，１４，２９……半導体基板、４，５，
１６：N+型拡散層、６：ゲート電極、７，８，
１２，１３，２０，２１，２２，２３，２７，３
４，３６：アルミニウム配線層、９，１７，３
０：フイールド酸化膜、１０，１１，１８：多結
晶シリコン層、１５，２６−１，２６−２，２６
−３：Ｐ型ウエル、１９：P+型拡散層、２４−
１，２４−２，………，２４−９：コンタクト
窓、２５−１，２５−２，………，２５−９：
N+型拡散層、２８：カバー絶縁膜、３１：絶縁
膜、３３：Ｎ型拡散層、３５，３７：コンタクト
窓、P0，P1，………，P5：プロービングパツド。
られているROM回路を示す電気回路図、第３図
および第４図はそれぞれ本発明の実施例に係わる
IC装置に用いられているROM回路を示す電気回
路図、第５図は第４図の回路の具体的構造を示す
断面図、第６図は第４図と同様の回路をCMOS
構造によつて実現したIC装置の断面図、第７図
は複数のヒユーズを用いたROM回路の１例を示
すブロツク回路図、第８図ａおよびｂはそれぞれ
本発明に係わるIC装置におけるプロービングパ
ツドの構造の１例を示す平面図およびＡ−Ａ線に
おける断面図、そして９図ａおよびｂはそれぞれ
本発明に係わるIC装置のPN接合部を示す平面図
およびＢ−Ｂ線における断面図である。 Q1，Q2：トランジスタ、F1，F01，F02，……
…，F09：ヒユーズ、R1，R2，R3：抵抗、D1，
D01，D11，………D81：ダイオード、１，２：電
源線、３，１４，２９……半導体基板、４，５，
１６：N+型拡散層、６：ゲート電極、７，８，
１２，１３，２０，２１，２２，２３，２７，３
４，３６：アルミニウム配線層、９，１７，３
０：フイールド酸化膜、１０，１１，１８：多結
晶シリコン層、１５，２６−１，２６−２，２６
−３：Ｐ型ウエル、１９：P+型拡散層、２４−
１，２４−２，………，２４−９：コンタクト
窓、２５−１，２５−２，………，２５−９：
N+型拡散層、２８：カバー絶縁膜、３１：絶縁
膜、３３：Ｎ型拡散層、３５，３７：コンタクト
窓、P0，P1，………，P5：プロービングパツド。
Claims (1)
- １ リードオンリメモリを構成するヒユーズおよ
び該ヒユーズに熔断電流を供給するためのパツド
を備え、該ヒユーズと負荷素子とを一対の電源線
間に直列接続してなるリードオンリメモリ回路を
具備し、該ヒユーズの一端は第１の導電形の半導
体層に接続され他端は前記パツドに直接接続さ
れ、該第１の導電形の半導体層は該第１の導電形
と逆の第２の導電形を有する半導体層と接合して
PN接合を構成し、該PN接合が順方向バイアス
状態となるように前記パツドへ前記第２の導電形
の半導体層よりも低電位の電圧を印加することに
より、前記一対の電源線を介することなく、前記
第２の導電形の半導体層→前記第１の導電形の半
導体層→前記ヒユーズ→前記パツドの経路で電流
を流して前記ヒユーズを熔断するようにした集積
回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229052A JPS60121599A (ja) | 1983-12-06 | 1983-12-06 | 集積回路装置 |
| KR1019840007696A KR900006150B1 (ko) | 1983-12-06 | 1984-12-06 | 집적회로장치 |
| EP84402512A EP0145595B1 (en) | 1983-12-06 | 1984-12-06 | Integrated circuit device |
| DE8484402512T DE3482294D1 (de) | 1983-12-06 | 1984-12-06 | Integrierte schaltungsanordnung. |
| US07/265,275 US4903111A (en) | 1983-12-06 | 1988-10-25 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229052A JPS60121599A (ja) | 1983-12-06 | 1983-12-06 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121599A JPS60121599A (ja) | 1985-06-29 |
| JPS641880B2 true JPS641880B2 (ja) | 1989-01-12 |
Family
ID=16885987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229052A Granted JPS60121599A (ja) | 1983-12-06 | 1983-12-06 | 集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4903111A (ja) |
| EP (1) | EP0145595B1 (ja) |
| JP (1) | JPS60121599A (ja) |
| KR (1) | KR900006150B1 (ja) |
| DE (1) | DE3482294D1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246496A (ja) * | 1985-08-23 | 1987-02-28 | Sony Corp | 固定記憶装置の書き込み方法 |
| US5047826A (en) * | 1989-06-30 | 1991-09-10 | Texas Instruments Incorporated | Gigaohm load resistor for BICMOS process |
| FR2655762B1 (fr) * | 1989-12-07 | 1992-01-17 | Sgs Thomson Microelectronics | Fusible mos a claquage d'oxyde tunnel programmable. |
| NL9001558A (nl) * | 1990-07-09 | 1992-02-03 | Philips Nv | Stabiel dissipatie-arm referentiecircuit. |
| US5270983A (en) * | 1990-09-13 | 1993-12-14 | Ncr Corporation | Single element security fusible link |
| US5539402A (en) * | 1992-08-03 | 1996-07-23 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | System for memorizing maximum values |
| US5963825A (en) * | 1992-08-26 | 1999-10-05 | Hyundai Electronics America | Method of fabrication of semiconductor fuse with polysilicon plate |
| DE4336562A1 (de) * | 1993-10-27 | 1995-05-04 | Itt Ind Gmbh Deutsche | Kurzschlußstruktur für CMOS-Schaltungen |
| US5444650A (en) * | 1994-01-25 | 1995-08-22 | Nippondenso Co., Ltd. | Semiconductor programmable read only memory device |
| US6100747A (en) * | 1994-05-30 | 2000-08-08 | Stmicroelectronics, S.R.L. | Device for selecting design options in an integrated circuit |
| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| US5636172A (en) * | 1995-12-22 | 1997-06-03 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| RU2172539C2 (ru) * | 1996-02-09 | 2001-08-20 | Сименс Акциенгезелльшафт | Разъединяемый соединительный мостик (разрушаемая перемычка) и соединяемый разрыв проводника (восстанавливаемая перемычка), а также способ изготовления и активирования разрушаемой перемычки и восстанавливаемой перемычки |
| US5939934A (en) * | 1996-12-03 | 1999-08-17 | Stmicroelectronics, Inc. | Integrated circuit passively biasing transistor effective threshold voltage and related methods |
| DE69712302T2 (de) | 1996-12-31 | 2002-10-24 | Stmicroelectronics, Inc. | Struktur und Bauelement zur Auswahl von Entwurfsmöglichkeiten in einem integrierten Schaltkreis |
| US6972612B2 (en) * | 1999-06-22 | 2005-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device with malfunction control circuit and controlling method thereof |
| JP2001135597A (ja) * | 1999-08-26 | 2001-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2002033361A (ja) * | 2000-07-17 | 2002-01-31 | Mitsumi Electric Co Ltd | 半導体ウェハ |
| WO2005098952A1 (ja) * | 2004-04-08 | 2005-10-20 | Renesas Technology Corp. | 半導体記憶装置 |
| KR100831799B1 (ko) * | 2004-04-08 | 2008-05-28 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체기억장치 |
| US7629234B2 (en) * | 2004-06-18 | 2009-12-08 | Electro Scientific Industries, Inc. | Semiconductor structure processing using multiple laterally spaced laser beam spots with joint velocity profiling |
| JP4685388B2 (ja) * | 2004-09-06 | 2011-05-18 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US7531886B2 (en) * | 2006-07-06 | 2009-05-12 | International Business Machines Corporation | MOSFET fuse programmed by electromigration |
| US12604709B2 (en) | 2022-02-04 | 2026-04-14 | Skyworks Solutions, Inc. | Probe card configured to connect to a probe pad located in saw street of a semiconductor wafer |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2350949A1 (de) * | 1973-10-11 | 1975-04-24 | Licentia Gmbh | Datenspeicher- und datenspeicheransteuerschaltung |
| JPS5122341A (ja) * | 1974-08-19 | 1976-02-23 | Fujitsu Ltd | Handotaiyomitorisenyokiokusochino shikenhoho |
| US4045310A (en) * | 1976-05-03 | 1977-08-30 | Teletype Corporation | Starting product for the production of a read-only memory and a method of producing it and the read-only memory |
| JPS5737358Y2 (ja) * | 1977-06-07 | 1982-08-17 | ||
| JPS54139496A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Mos semiconductor load element |
| US4210875A (en) * | 1978-12-29 | 1980-07-01 | Harris Corporation | Integrated amplifier with adjustable offset voltage |
| JPS5763854A (en) * | 1980-10-07 | 1982-04-17 | Toshiba Corp | Semiconductor device |
| US4446534A (en) * | 1980-12-08 | 1984-05-01 | National Semiconductor Corporation | Programmable fuse circuit |
| US4446475A (en) * | 1981-07-10 | 1984-05-01 | Motorola, Inc. | Means and method for disabling access to a memory |
| EP0076967B1 (en) * | 1981-10-09 | 1987-08-12 | Kabushiki Kaisha Toshiba | Semiconductor device having a fuse element |
| JPS58131764A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | ヒユ−ズ溶断形半導体記憶装置 |
| US4417154A (en) * | 1982-02-08 | 1983-11-22 | Motorola, Inc. | Circuit for applying a high voltage signal to a fusible link |
| JPS59105354A (ja) * | 1982-12-09 | 1984-06-18 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-12-06 JP JP58229052A patent/JPS60121599A/ja active Granted
-
1984
- 1984-12-06 DE DE8484402512T patent/DE3482294D1/de not_active Expired - Lifetime
- 1984-12-06 EP EP84402512A patent/EP0145595B1/en not_active Expired - Lifetime
- 1984-12-06 KR KR1019840007696A patent/KR900006150B1/ko not_active Expired
-
1988
- 1988-10-25 US US07/265,275 patent/US4903111A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0145595A3 (en) | 1987-10-21 |
| KR900006150B1 (ko) | 1990-08-24 |
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| JPS60121599A (ja) | 1985-06-29 |
| DE3482294D1 (de) | 1990-06-21 |
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