JPS642972B2 - - Google Patents
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- JPS642972B2 JPS642972B2 JP57232784A JP23278482A JPS642972B2 JP S642972 B2 JPS642972 B2 JP S642972B2 JP 57232784 A JP57232784 A JP 57232784A JP 23278482 A JP23278482 A JP 23278482A JP S642972 B2 JPS642972 B2 JP S642972B2
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- JP
- Japan
- Prior art keywords
- flop
- error
- flip
- check circuit
- register
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、エラー表示用フリツプ・フロツプの
状態とエラー発生時の制御を開始させるエラー制
御フリツプ・フロツプの状態とを常に整合させる
ようにしたエラー発生時の処理方式に関するもの
である。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention provides an error detection system that always matches the state of an error display flip-flop and the state of an error control flip-flop that starts control when an error occurs. This relates to the processing method at the time of occurrence.
メモリとの間でデータ転送を行うメモリ制御ユ
ニツトにおいてはメモリから送られて来るデータ
を受取るためのレジスタが設けられている。この
ようなレジスタに対しては、エラー検出するため
パリテイ・チエツク回路などのチエツク回路が付
加されており、チエツク回路によつてエラー発生
が検出されると、エラー表示用フリツプ・フロツ
プがセツトされ、ランプなどによるエラー表示が
なされる。また、上記のチエツク回路によつてエ
ラーが検出されると、エラー制御用フリツプ・フ
ロツプがセツトされ、割込みがかけられ、エラー
処理が開始される。
A memory control unit that transfers data to and from memory is provided with a register for receiving data sent from memory. A check circuit such as a parity check circuit is added to such a register to detect errors, and when the check circuit detects an error occurrence, a flip-flop for error indication is set. An error message is displayed using a lamp, etc. Further, when an error is detected by the above-mentioned check circuit, an error control flip-flop is set, an interrupt is generated, and error processing is started.
従来技術においては、チエツク回路の出力がエ
ラー表示用フリツプ・フロツプおよびエラー制御
用フリツプに直接供給され、メモリからのデータ
をセツトするレジスタおよびエラー表示用フリツ
プ・フロツプに対しては、メモリ・アクセスの特
定のタイミングで停止するクロツクが供給され、
エラー制御用フリツプ・フロツプに対しては常時
動くクロツクが供給されている。したがつてレジ
スタおよびエラー表示用フリツプ・フロツプに供
給されるクロツクが停止している間に、レジスタ
の内容をチエツクするチエツク回路がエラーを検
出すると、エラー制御用フリツプ・フロツプがセ
ツトされ、エラー処理が開始されるが、エラー表
示用フリツプ・フロツプがセツトされていないの
で、原因不明のエラーが発生したということにな
つてしまう。 In the prior art, the output of the check circuit is directly supplied to an error indicating flip-flop and an error control flip, and the register for setting data from memory and the error indicating flip-flop are provided with no memory access. A clock is supplied that stops at a specific timing,
A constantly running clock is supplied to the error control flip-flop. Therefore, if the check circuit that checks the contents of the register detects an error while the clocks supplied to the register and error display flip-flop are stopped, the error control flip-flop is set and error handling is performed. is started, but since the error display flip-flop has not been set, it is assumed that an unknown error has occurred.
エラー表示用フリツプ・フロツプとエラー制御
用フリツプ・フロツプの状態の整合性をとるため
に、エラー表示用フリツプ・フロツプに常時動く
クロツクを供給することも考えられるが、実装上
の制約、特にピン数などの制約により、レジスタ
とチエツク回路に対して同一のクロツクを供給す
ることが望ましい。 In order to maintain consistency between the states of the error display flip-flop and the error control flip-flop, it is possible to supply a constantly running clock to the error display flip-flop, but there are mounting constraints, especially the number of pins. Due to such constraints, it is desirable to supply the same clock to the register and check circuit.
本発明は、上記の考察に基づくものであつて、
レジスタとこのレジスタをチエツクするチエツク
回路に対して同一のクロツクを供給しながらエラ
ー表示用フリツプ・フロツプとエラー制御用フリ
ツプ・フロツプとを常に整合できるようにしたエ
ラー発生時の処理方式を提供することを目的とし
ている。
The present invention is based on the above considerations, and includes:
To provide a processing method when an error occurs, which can always match an error display flip-flop and an error control flip-flop while supplying the same clock to a register and a check circuit that checks the register. It is an object.
そしてそのため、本発明のエラー発生時の処理
方式は、レジスタと、レジスタの内容をチエツク
するチエツク回路と、エラー表示用フリツプ・フ
ロツプと、エラー制御用フリツプ・フロツプとを
具備し、上記チエツク回路の出力が上記エラー表
示用フリツプ・フロツプのデータ入力およびエラ
ー制御用表示フリツプ・フロツプのデータ入力に
供給され、特定の事象が生起している期間又は上
記エラー制御用フリツプ・フロツプの出力が所定
値を有しているときに停止するクロツクが上記エ
ラー表示用フリツプ・フロツプに供給され、常時
動くクロツクが上記エラー制御用フリツプ・フロ
ツプに供給されるようになつたエラー発生時の処
理方式において、上記特定事象が生起していない
ことを条件として上記チエツク回路の出力が上記
エラー制御用フリツプ・フロツプに供給されるよ
うにすると共に、上記チエツク回路の出力を上記
エラー表示用フリツプ・フロツプに直接供給する
ように構成したことを特徴とするものである。
Therefore, the error processing method according to the present invention includes a register, a check circuit for checking the contents of the register, a flip-flop for error display, and a flip-flop for error control. The output is supplied to the data input of the error display flip-flop and the data input of the error control display flip-flop, and the output of the error control flip-flop reaches a predetermined value during a period when a specific event occurs or when the output of the error control flip-flop reaches a predetermined value. In this error processing method, a clock that stops when the specified error occurs is supplied to the error display flip-flop, and a constantly running clock is supplied to the error control flip-flop. The output of the check circuit is supplied to the error control flip-flop on the condition that no event occurs, and the output of the check circuit is directly supplied to the error display flip-flop. It is characterized by having the following configuration.
以下、本発明を図面を参照しつつ説明する。 Hereinafter, the present invention will be explained with reference to the drawings.
図は本発明の１実施例のブロツク図である。図
において、１はレジスタ、２はチエツク回路、３
はエラー表示用フリツプ・フロツプ、４はエラー
制御用フリツプ・フロツプ、５と６はAND回路、
７はOR回路、CLKAは停止するクロツク、CLK
とCLKBは停止しないクロツクをそれぞれ示して
いる。 The figure is a block diagram of one embodiment of the invention. In the figure, 1 is a register, 2 is a check circuit, and 3 is a register.
is a flip-flop for error display, 4 is a flip-flop for error control, 5 and 6 are AND circuits,
7 is the OR circuit, CLKA is the clock to stop, CLK
and CLKB indicate clocks that do not stop, respectively.
レジスタ１にはメモリから送られて来るデータ
がセツトされる。チエツク回路２はパリテイ・チ
エツク回路のようにAND−ORの組合せで作られ
るものであり、クロツクと無関係のものである。
AND回路５は、信号ERR１および信号CLOFF
が論理「０」のときクロツク信号CLKを出力し、
信号ERR１又は信号CLOFFが論理「１」のとき
クロツク信号CLKを出力しない。AND回路５の
出力が停止するクロツク信号CLKAとなる。信号
CLOFFはメモリ・アクセスの特定のタイミング
で論理「１」となるものである。信号ERR１は、
エラー制御用フリツプ・フロツプ４の出力信号で
ある。AND回路６は、信号CLOFFが論理「１」
のとき論理「０」を出力する。NOR回路７は、
信号ERR１又は信号CLOFFが論理「１」のとき
論理「０」を出力する。NOR回路７の出力が
AND回路５の一方の入力となる。信号ERR１が
論理「１」となると、エラー割込みがかけられ、
エラー処理が開始される。レジスタ１、チエツク
回路２、エラー表示用フリツプ・フロツプ３およ
びAND回路５はメモリ制御ユニツトの中に存在
するものであり、エラー制御用フリツプ・フロツ
プ４およびAND回路６はクロツク制御回路やエ
ラー制御回路などを持つユニツトの中に存在する
ものである。 Register 1 is set with data sent from memory. The check circuit 2 is made of an AND-OR combination like a parity check circuit, and has nothing to do with a clock.
AND circuit 5 connects signal ERR1 and signal CLOFF
outputs the clock signal CLK when is logic “0”,
When the signal ERR1 or the signal CLOFF is logic "1", the clock signal CLK is not output. The output of the AND circuit 5 becomes the clock signal CLKA which stops. signal
CLOFF becomes logic "1" at a specific timing of memory access. Signal ERR1 is
This is the output signal of the flip-flop 4 for error control. In the AND circuit 6, the signal CLOFF is logic “1”
When this happens, a logic "0" is output. The NOR circuit 7 is
When signal ERR1 or signal CLOFF is logic "1", logic "0" is output. The output of NOR circuit 7 is
This becomes one input of the AND circuit 5. When signal ERR1 becomes logic “1”, an error interrupt is generated,
Error handling begins. The register 1, check circuit 2, error display flip-flop 3, and AND circuit 5 are present in the memory control unit, and the error control flip-flop 4 and AND circuit 6 are included in the clock control circuit and error control circuit. It exists in a unit that has such.
次に、図の実施例の動作について説明する。い
ま、エラー表示用フリツプ・フロツプ３とエラー
制御用フリツプ・フロツプ４が共にリセツトされ
ているものとする。チエツク回路２がエラー発生
を検出すると、チエツク回路２は論理「１」のエ
ラー信号を出力する。信号CLOFFが論理「０」
であると、クロツク信号CLKAが生成され、この
クロツク信号CLKAによつて論理「１」のエラー
信号がエラー表示用フリツプ・フロツプ３にセツ
トされ、これと同時にエラー制御フリツプ・フロ
ツプ４がセツトされる。エラー制御フリツプ・フ
ロツプ４がセツトされると、信号ERR１が論理
「１」となり、クロツク信号CLKAが停止され、
レジスタ１の内容はエラー発生時の状態に保たれ
る。 Next, the operation of the illustrated embodiment will be explained. It is now assumed that both the error display flip-flop 3 and the error control flip-flop 4 have been reset. When the check circuit 2 detects the occurrence of an error, the check circuit 2 outputs an error signal of logic "1". Signal CLOFF is logic “0”
Then, a clock signal CLKA is generated, which sets a logic "1" error signal in the error indicating flip-flop 3, and at the same time sets the error control flip-flop 4. . When the error control flip-flop 4 is set, the signal ERR1 becomes logic "1", the clock signal CLKA is stopped,
The contents of register 1 are kept in the state at the time the error occurred.
以上の説明から明らかなように、本発明によれ
ば、実装上の制約を受けずにエラー表示用フリツ
プ・フロツプとエラー制御用フリツプ・フロツプ
の状態を整合させることが出来る。
As is clear from the above description, according to the present invention, the states of the error display flip-flop and the error control flip-flop can be matched without being subject to implementation restrictions.
図は本発明の１実施例のブロツク図である。
１……レジスタ、２……チエツク回路、３……
エラー表示用フリツプ・フロツプ、４……エラー
制御用フリツプ・フロツプ、５と６……AND回
路、７……NOR回路、CLKA……停止するクロ
ツク、CLK，CLKB……停止しないクロツク。
The figure is a block diagram of one embodiment of the invention. 1...Register, 2...Check circuit, 3...
Flip-flop for error display, 4...flip-flop for error control, 5 and 6...AND circuit, 7...NOR circuit, CLKA...clock that stops, CLK, CLKB...clock that does not stop.
Claims (1)
チエツク回路と、エラー表示用フリツプ・フロツ
プと、エラー制御用フリツプ・フロツプとを具備
し、上記チエツク回路の出力が上記エラー表示用
フリツプ・フロツプのデータ入力およびエラー制
御用フリツプ・フロツプのデータ入力に供給さ
れ、特定の事象が生起している期間又は上記エラ
ー制御用フリツプ・フロツプの出力が所定値を有
しているときに停止するクロツクが上記エラー表
示用フリツプ・フロツプに供給され、常時動くク
ロツクが上記エラー制御用フリツプ・フロツプに
供給されるようになつたエラー発生時の処理方式
において、上記特定事象が生起していないことを
条件として上記チエツク回路の出力が上記エラー
制御用フリツプ・フロツプに供給されるようにす
ると共に、上記チエツク回路の出力を上記エラー
表示用フリツプ・フロツプに直接供給するように
構成したことを特徴とするエラー発生時の処理方
式。1 comprises a register, a check circuit for checking the contents of the register, an error display flip-flop, and an error control flip-flop, and the output of the check circuit is used as the data input of the error display flip-flop. A clock that is supplied to the data input of the error control flip-flop and stops while a specific event is occurring or when the output of the error control flip-flop has a predetermined value is used for the error display. In an error processing method in which a constantly running clock is supplied to the flip-flop and is supplied to the flip-flop for error control, the check circuit is A processing method when an error occurs, characterized in that the output is supplied to the error control flip-flop, and the output of the check circuit is supplied directly to the error display flip-flop. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232784A JPS59123949A (en) | 1982-12-29 | 1982-12-29 | Processing system in error occurrence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232784A JPS59123949A (en) | 1982-12-29 | 1982-12-29 | Processing system in error occurrence |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123949A JPS59123949A (en) | 1984-07-17 |
| JPS642972B2 true JPS642972B2 (en) | 1989-01-19 |
Family
ID=16944682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232784A Granted JPS59123949A (en) | 1982-12-29 | 1982-12-29 | Processing system in error occurrence |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123949A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580558B2 (en) * | 1985-04-26 | 1997-02-12 | 株式会社日立製作所 | Interface device |
-
1982
- 1982-12-29 JP JP57232784A patent/JPS59123949A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123949A (en) | 1984-07-17 |
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