JPS644221B2 - - Google Patents
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- JPS644221B2 JPS644221B2 JP57175724A JP17572482A JPS644221B2 JP S644221 B2 JPS644221 B2 JP S644221B2 JP 57175724 A JP57175724 A JP 57175724A JP 17572482 A JP17572482 A JP 17572482A JP S644221 B2 JPS644221 B2 JP S644221B2
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- JP
- Japan
- Prior art keywords
- processor
- common bus
- processors
- terminal device
- bus
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各々のプロセツサー間の通信を共通
バスで構成したマルチプロセツサーに関するもの
である。
バスで構成したマルチプロセツサーに関するもの
である。
従来例の構成とその問題点
従来、マルチプロセツサーの二重化同期処理方
式は、二重化したプロセツサーシステムを１つの
要素として、この要素をマルチで結合するという
ものであり、一要素への入出力は、要素の二台の
プロセツサーのそれぞれへ独立に行われるような
構成にはなつていなかつた。第１図にかかる従来
例のマルチプロセツサーの二重化同期処理方式の
一例を示す。第１図において、CBUSは共通バ
ス、CP1，CP1′，CP2，CP2′，……CPn，CPn′は
プロセツサー、MPIF1，MPIF2，……，MPIFn
は共通バスインターフエイス、PE1，PE2，……
PEnは端末装置、PEIF1，PEIF2，……PEIFnは
端末インターフエイス、L1，L2，…，Lnは障害
監視のためのラインを示す。第１図に示すマルチ
プロセツサーの、例えばプロセツサーCP1とプロ
セツサーCP1′から構成される二重化プロセツサ
ーシステム要素において、プロセツサーCP1を主
系とし、プロセツサーCP1′を従系として動作さ
せると、共通バスCBUSを経由してくる入力デー
タは共通バスインターフエイスMPIF1により受
信され、主系のプロセツサーCP1および従系のプ
ロセツサーCP1′へ同時に転送され、共通バス
CBUSへ出力されるデータは、共通バスインター
フエイスMPIF1により、主系のプロセツサーCP1
の出力データが選択されて出力される。端末装置
PE1と主系のプロセツサーCP1および従系のプロ
セツサーCP1′との入出力については、端末装置
PE1よりの入力データは、端末インターフエイス
PEIF1により受信され、主系のプロセツサーCP1
および従系のプロセツサーCP1′へ同時に転送さ
れ、端末装置PE1へ出力されるデータは、端末イ
ンターフエイスPEIF1により、主系のプロセツサ
ーCP1の出力データが選択されて出力される。
式は、二重化したプロセツサーシステムを１つの
要素として、この要素をマルチで結合するという
ものであり、一要素への入出力は、要素の二台の
プロセツサーのそれぞれへ独立に行われるような
構成にはなつていなかつた。第１図にかかる従来
例のマルチプロセツサーの二重化同期処理方式の
一例を示す。第１図において、CBUSは共通バ
ス、CP1，CP1′，CP2，CP2′，……CPn，CPn′は
プロセツサー、MPIF1，MPIF2，……，MPIFn
は共通バスインターフエイス、PE1，PE2，……
PEnは端末装置、PEIF1，PEIF2，……PEIFnは
端末インターフエイス、L1，L2，…，Lnは障害
監視のためのラインを示す。第１図に示すマルチ
プロセツサーの、例えばプロセツサーCP1とプロ
セツサーCP1′から構成される二重化プロセツサ
ーシステム要素において、プロセツサーCP1を主
系とし、プロセツサーCP1′を従系として動作さ
せると、共通バスCBUSを経由してくる入力デー
タは共通バスインターフエイスMPIF1により受
信され、主系のプロセツサーCP1および従系のプ
ロセツサーCP1′へ同時に転送され、共通バス
CBUSへ出力されるデータは、共通バスインター
フエイスMPIF1により、主系のプロセツサーCP1
の出力データが選択されて出力される。端末装置
PE1と主系のプロセツサーCP1および従系のプロ
セツサーCP1′との入出力については、端末装置
PE1よりの入力データは、端末インターフエイス
PEIF1により受信され、主系のプロセツサーCP1
および従系のプロセツサーCP1′へ同時に転送さ
れ、端末装置PE1へ出力されるデータは、端末イ
ンターフエイスPEIF1により、主系のプロセツサ
ーCP1の出力データが選択されて出力される。
このような従来のマルチプロセツサーにおいて
は、あらかじめ二重化構成をとることを考慮した
マルチプロセツサーとして、共通バスCBUSの構
成、共通バスインターフエイスMPIF1，MPIF2，
…，MPIFnの構成、端末インターフエイス
PEIF1，PEIF2，…，PEIFnの構成が定められ、
共通バスインターフエイスMPIF1，MPIF2，…，
MPIFnおよび端末インターフエイスPEIF1，
PEIF2，…，PEIFnで、同期照合処理を行う構成
となつているため、それぞれ同期照合回路を保有
する必要があり、装置が複雑で大きくなり、さら
に、機能に応じて二重化して稼動させたりシング
ルで稼動させたりということが自由にできず、マ
ルチプロセツサー全体としてフレキシビリテイー
の少ない構成となつていた。
は、あらかじめ二重化構成をとることを考慮した
マルチプロセツサーとして、共通バスCBUSの構
成、共通バスインターフエイスMPIF1，MPIF2，
…，MPIFnの構成、端末インターフエイス
PEIF1，PEIF2，…，PEIFnの構成が定められ、
共通バスインターフエイスMPIF1，MPIF2，…，
MPIFnおよび端末インターフエイスPEIF1，
PEIF2，…，PEIFnで、同期照合処理を行う構成
となつているため、それぞれ同期照合回路を保有
する必要があり、装置が複雑で大きくなり、さら
に、機能に応じて二重化して稼動させたりシング
ルで稼動させたりということが自由にできず、マ
ルチプロセツサー全体としてフレキシビリテイー
の少ない構成となつていた。
発明の目的
本発明の目的は、かかる従来のマルチプロセツ
サーの二重化同期処理の欠点をなくし、簡単なシ
ステム構成でフレキシビリテイの大きい二重化同
期処理を行なうことのできるマルチプロセツサー
を提供するにある。
サーの二重化同期処理の欠点をなくし、簡単なシ
ステム構成でフレキシビリテイの大きい二重化同
期処理を行なうことのできるマルチプロセツサー
を提供するにある。
発明の構成
本発明は上記目的を達成するため、共通バスに
第１および第２のプロセツサーを結合するととも
に、両者間を同期照合バスで結合し、第１または
第２のプロセツサーのいずれか一方と端末装置と
の結合を切換える切換手段を設けるものであり、
また、第１の共通バスに第１および第２のプロセ
ツサーと端末装置とを結合するとともに、第１お
よび第２のプロセツサー間を同期照合バスで結合
し、第１または第２のプロセツサーのいずれか一
方と第２の共通バスとの結合を切換える切換手段
を設けるものである。
第１および第２のプロセツサーを結合するととも
に、両者間を同期照合バスで結合し、第１または
第２のプロセツサーのいずれか一方と端末装置と
の結合を切換える切換手段を設けるものであり、
また、第１の共通バスに第１および第２のプロセ
ツサーと端末装置とを結合するとともに、第１お
よび第２のプロセツサー間を同期照合バスで結合
し、第１または第２のプロセツサーのいずれか一
方と第２の共通バスとの結合を切換える切換手段
を設けるものである。
実施例の説明
以下に本発明の実施例を図面を用いて説明す
る。
る。
第２図は、本発明のマルチプロセツサーの一実
施例を示すブロツク図である。図において、
CBUSは共通バス、CP1，CP1′，CP2，CP2′……
CPn，CPn′はプロセツサ、SBUS1，SBUS2，…
…，SBUSnは同期照合バス、SW1，SW2，……
SWnは切換スイツチ、PE1，PE2，……PEnは端
末装置を示す。各プロセツサーCP1，CP1′，CP2，
CP2′，……CPn，CPn′は、それぞれ直接共通バ
スCBUSと接続されている。さらに、各プロセツ
サーCP1，CP1′，CP2，CP2′，……CPn，CPn′と
端末装置PE1，PE2，……PEnとの接続は、それ
ぞれ切換スイツチSW1，SW2，……SWnによつ
て実現される。
施例を示すブロツク図である。図において、
CBUSは共通バス、CP1，CP1′，CP2，CP2′……
CPn，CPn′はプロセツサ、SBUS1，SBUS2，…
…，SBUSnは同期照合バス、SW1，SW2，……
SWnは切換スイツチ、PE1，PE2，……PEnは端
末装置を示す。各プロセツサーCP1，CP1′，CP2，
CP2′，……CPn，CPn′は、それぞれ直接共通バ
スCBUSと接続されている。さらに、各プロセツ
サーCP1，CP1′，CP2，CP2′，……CPn，CPn′と
端末装置PE1，PE2，……PEnとの接続は、それ
ぞれ切換スイツチSW1，SW2，……SWnによつ
て実現される。
今、第２図に示すマルチプロセツサーの例えば
プロセツサーCP1およびプロセツサーCP1′から構
成される二重化プロセツサーシステム要素におい
て、プロセツサーCP1を主系、プロセツサー
CP1′を従系として動作させると、共通バスCBUS
を経由してくる入力データは、同時に主系および
従系のプロセツサーCP1，CP1′に取込まれ、各々
のプロセツサーCP1，CP1′で同一の処理が行われ
る。一方、端末装置DE1は切換スイツチSW1によ
り常時は主系のプロセツサーCP1とのみ接続され
ているとすると、端末装置PE1よりの入力データ
は、主系のプロセツサーCP1にのみ取込まれるこ
とになり、主系のプロセツサーCP1は、端末装置
PE1よりの入力データを共通バスCBUSを経由し
て従系のプロセツサーCP1′へ転送し、主系およ
び従系のプロセツサーCP1，CP1′で同一の処理を
行う。
プロセツサーCP1およびプロセツサーCP1′から構
成される二重化プロセツサーシステム要素におい
て、プロセツサーCP1を主系、プロセツサー
CP1′を従系として動作させると、共通バスCBUS
を経由してくる入力データは、同時に主系および
従系のプロセツサーCP1，CP1′に取込まれ、各々
のプロセツサーCP1，CP1′で同一の処理が行われ
る。一方、端末装置DE1は切換スイツチSW1によ
り常時は主系のプロセツサーCP1とのみ接続され
ているとすると、端末装置PE1よりの入力データ
は、主系のプロセツサーCP1にのみ取込まれるこ
とになり、主系のプロセツサーCP1は、端末装置
PE1よりの入力データを共通バスCBUSを経由し
て従系のプロセツサーCP1′へ転送し、主系およ
び従系のプロセツサーCP1，CP1′で同一の処理を
行う。
同一の処理の結果は、主系および従系のプロセ
ツサーCP1，CP1′の同期照合プログラムにより、
同期照合バスSBUS1を経由して、従来のプロセ
ツサーCP1′から主系のプロセツサーCP1へ転送さ
れ、主系のプロセツサーCP1で同期照合処理を行
い、同一の処理の結果が主系および従系のプロセ
ツサーCP1，CP1′で等しくなつているかどうか判
定を行い、等しくなつていない時には、主系およ
び従系のプロセツサーCP1，CP1′は障害処理を行
なう。
ツサーCP1，CP1′の同期照合プログラムにより、
同期照合バスSBUS1を経由して、従来のプロセ
ツサーCP1′から主系のプロセツサーCP1へ転送さ
れ、主系のプロセツサーCP1で同期照合処理を行
い、同一の処理の結果が主系および従系のプロセ
ツサーCP1，CP1′で等しくなつているかどうか判
定を行い、等しくなつていない時には、主系およ
び従系のプロセツサーCP1，CP1′は障害処理を行
なう。
障害処理としては、例えば、主系のプロセツサ
ーCP1は従系のプロセツサーCP1′が障害であると
判断し、従系のプロセツサーCP1′へ共通バス
CBUSを経由して、障害通報を送出し、以後、シ
ングルプロセツサーとして主系のプロセツサー
CP1のみで処理を続行し、従系のプロセツサー
CP1′は、共通バスCBUSを経由して、主系のプロ
セツサーCP1よりの障害通報を受信すると、内部
の診断プログラムを起動して、自己診断を行うと
いうことがある。
ーCP1は従系のプロセツサーCP1′が障害であると
判断し、従系のプロセツサーCP1′へ共通バス
CBUSを経由して、障害通報を送出し、以後、シ
ングルプロセツサーとして主系のプロセツサー
CP1のみで処理を続行し、従系のプロセツサー
CP1′は、共通バスCBUSを経由して、主系のプロ
セツサーCP1よりの障害通報を受信すると、内部
の診断プログラムを起動して、自己診断を行うと
いうことがある。
同一処理の結果が等しい場合には、主系のプロ
セツサーCP1のみが出力処理を行つて、同一の処
理の結果を出力する。このようにして、マルチプ
ロセツサーの二重化同期処理が実行される。
セツサーCP1のみが出力処理を行つて、同一の処
理の結果を出力する。このようにして、マルチプ
ロセツサーの二重化同期処理が実行される。
ところで、機能によつては、二重化プロセツサ
ーをそれぞれシングルで稼動させたい時もあり、
あるいは主系のプロセツサーCP1に障害が発生す
る時もあり、このような場合は、従来のプロセツ
サーCP1′からプログラムによる制御により切換
スイツチSW1を切換えて従来のプロセツサー
CP1′を独立のプロセツサーとして稼動させるこ
とにより、主系および従系のプロセツサーCP1，
CP1′をそれぞれシングルで稼動させることが可
能であり、また従系のプロセツサーCP1′のみを
稼動させることが可能となる。
ーをそれぞれシングルで稼動させたい時もあり、
あるいは主系のプロセツサーCP1に障害が発生す
る時もあり、このような場合は、従来のプロセツ
サーCP1′からプログラムによる制御により切換
スイツチSW1を切換えて従来のプロセツサー
CP1′を独立のプロセツサーとして稼動させるこ
とにより、主系および従系のプロセツサーCP1，
CP1′をそれぞれシングルで稼動させることが可
能であり、また従系のプロセツサーCP1′のみを
稼動させることが可能となる。
このように、本実施例によれば、主系および従
系のプロセツサーCP1，CP1′を、同期照合バスで
互いに接続するとともに、共通バスCBUSに従来
のような同期照合回路を保有するインターフエイ
スを介さずにそれぞれ接続しているため、装置が
簡略化されることになり、また両プロセツサー
CP1，CP1′をそれぞれシングルで稼動させること
ができるので、全体としてフレキシビリテイーの
大きな二重化同期処理を行なうことのできるマル
チプロセツサーを構成することができる。
系のプロセツサーCP1，CP1′を、同期照合バスで
互いに接続するとともに、共通バスCBUSに従来
のような同期照合回路を保有するインターフエイ
スを介さずにそれぞれ接続しているため、装置が
簡略化されることになり、また両プロセツサー
CP1，CP1′をそれぞれシングルで稼動させること
ができるので、全体としてフレキシビリテイーの
大きな二重化同期処理を行なうことのできるマル
チプロセツサーを構成することができる。
第３図は本発明のマルチプロセツサーの他の実
施例を示すブロツク図である。図において、
CBUS1は切換スイツチSW1，SW2，…SWnが接
続された共通バス、CBUS2はプロセツサーCP1，
CP1′，CP2，CP2′…CPn，CPn′が直接接続された
共通バスであり、端末装置PE1，PE2…PEnは共
通バスCBUS2に接続されている。SBUS1，
SBUS2…SBUSnは第２図に示した実施例と同様
の同期照合バスである。
施例を示すブロツク図である。図において、
CBUS1は切換スイツチSW1，SW2，…SWnが接
続された共通バス、CBUS2はプロセツサーCP1，
CP1′，CP2，CP2′…CPn，CPn′が直接接続された
共通バスであり、端末装置PE1，PE2…PEnは共
通バスCBUS2に接続されている。SBUS1，
SBUS2…SBUSnは第２図に示した実施例と同様
の同期照合バスである。
第３図に示すマルチプロセツサーのプロセツサ
ーCP1を主系、プロセツサーCP1′を従系として動
作させると、端末装置PE1よりの入力データは、
共通バスCBUS2を経由して、同時に主系および
従系のプロセツサーCP1，CP1′に取込まれ、各々
のプロセツサーCP1，CP1′で同一の処理が行なわ
れる。一方、共通バスCBUS1は切換スイツチ
SW1により常時は主系のプロセツサーCP1とのみ
接続されているとすると、共通バスCBUS1を経
由してくる入力データは、主系のプロセツサー
CP1にのみ取込まれることになり、主系のプロセ
ツサーCP1は、共通バスCBUS1よりの入力データ
を共通バスCBUS2を経由して従系のプロセツサ
ーCP1′へ転送し、主系および従系のプロセツサ
ーCP1，CP1′で同一の処理を行なう。同一の処理
の結果は、主系および従系のプロセツサーCP1，
CP1′の同期照合プログラムの制御により、同期
照合バスSBUS1を経由して、従系のプロセツサ
ーCP1′から主系のプロセツサーCP1へ転送され、
主系のプロセツサーCP1で同期照合処理を行な
う。同期照合処理の結果、従系のプロセツサー
CP1′が障害であると判断した場合は、従系のプ
ロセツサーCP1′へ共通バスCBUS2を経由して障
害通報を送出し、以後は主系のプロセツサーCP1
はシングルプロセツサーとして動作する。同期照
合の結果、異常がないと判断した場合には、主系
のプロセツサーCP1のみが出力を行つて、同一の
処理の結果を出力する。このようにして、マルチ
プロセツサーの二重化同期処理が実行される。
ーCP1を主系、プロセツサーCP1′を従系として動
作させると、端末装置PE1よりの入力データは、
共通バスCBUS2を経由して、同時に主系および
従系のプロセツサーCP1，CP1′に取込まれ、各々
のプロセツサーCP1，CP1′で同一の処理が行なわ
れる。一方、共通バスCBUS1は切換スイツチ
SW1により常時は主系のプロセツサーCP1とのみ
接続されているとすると、共通バスCBUS1を経
由してくる入力データは、主系のプロセツサー
CP1にのみ取込まれることになり、主系のプロセ
ツサーCP1は、共通バスCBUS1よりの入力データ
を共通バスCBUS2を経由して従系のプロセツサ
ーCP1′へ転送し、主系および従系のプロセツサ
ーCP1，CP1′で同一の処理を行なう。同一の処理
の結果は、主系および従系のプロセツサーCP1，
CP1′の同期照合プログラムの制御により、同期
照合バスSBUS1を経由して、従系のプロセツサ
ーCP1′から主系のプロセツサーCP1へ転送され、
主系のプロセツサーCP1で同期照合処理を行な
う。同期照合処理の結果、従系のプロセツサー
CP1′が障害であると判断した場合は、従系のプ
ロセツサーCP1′へ共通バスCBUS2を経由して障
害通報を送出し、以後は主系のプロセツサーCP1
はシングルプロセツサーとして動作する。同期照
合の結果、異常がないと判断した場合には、主系
のプロセツサーCP1のみが出力を行つて、同一の
処理の結果を出力する。このようにして、マルチ
プロセツサーの二重化同期処理が実行される。
主系および従系のプロセツサーCP1，CP1′をそ
れぞれシングルで稼動させる場合は、従来のプロ
セツサーCP1′からの制御により切換スイツチ
SW1を切換えて先の実施例と同様に行なうことが
できる。
れぞれシングルで稼動させる場合は、従来のプロ
セツサーCP1′からの制御により切換スイツチ
SW1を切換えて先の実施例と同様に行なうことが
できる。
このように、本実施例においても、同期照合バ
スSBUS1、切換スイツチSW1を有するため、簡
単な構成でフレキシブリテイーのある、二重化同
期処理を行なうことのできるマルチプロセツサー
が得られる。
スSBUS1、切換スイツチSW1を有するため、簡
単な構成でフレキシブリテイーのある、二重化同
期処理を行なうことのできるマルチプロセツサー
が得られる。
発明の効果
以上説明したように本発明は、第１および第２
のプロセツサーを同期照合バスで結合するととも
に、各プロセツサーをそれぞれ共通バスに結合
し、端末装置を切換スイツチを介して第１および
第２のプロセツサーに結合するか、またもしくは
端末装置を上記共通バスに結合し、他の共通バス
を切換スイツチを介して第１および第２のプロセ
ツサーに結合するものであるため、同期照合処理
は、第１および第２のプロセツサーの同期照合プ
ログラムによつて同期照合バスを介して実行する
ことができるようになり、従来のような複雑な同
期照合回路を保有する二重化インターフエイスを
必要とせず、装置全体の構成が簡略化されるとと
もに、機能に応じて各プロセツサーをシングルで
稼動させることが可能であり、したがつて装置全
体のフレキシビリテイーが大きくなる、二重化同
期処理を行なうことのできるマルチプロセツサー
が得られる。
のプロセツサーを同期照合バスで結合するととも
に、各プロセツサーをそれぞれ共通バスに結合
し、端末装置を切換スイツチを介して第１および
第２のプロセツサーに結合するか、またもしくは
端末装置を上記共通バスに結合し、他の共通バス
を切換スイツチを介して第１および第２のプロセ
ツサーに結合するものであるため、同期照合処理
は、第１および第２のプロセツサーの同期照合プ
ログラムによつて同期照合バスを介して実行する
ことができるようになり、従来のような複雑な同
期照合回路を保有する二重化インターフエイスを
必要とせず、装置全体の構成が簡略化されるとと
もに、機能に応じて各プロセツサーをシングルで
稼動させることが可能であり、したがつて装置全
体のフレキシビリテイーが大きくなる、二重化同
期処理を行なうことのできるマルチプロセツサー
が得られる。
第１図は従来のマルチプロセツサーを示すブロ
ツク図、第２図は本発明のマルチプロセツサーの
一実施例を示すブロツク図、第３図は本発明の他
の実施例を示すブロツク図である。 CBUS，CBUS1，CBUS2……共通バス、CP1，
CP1′，CP2，CP2′〜CPn，CPn′……プロセツサ
ー、PE1，PE2〜PEn……端末装置、SBUS1，
SBUS2，〜SBUSn……同期照合バス、SW1，
SW2，〜SWn……切換スイツチ。
ツク図、第２図は本発明のマルチプロセツサーの
一実施例を示すブロツク図、第３図は本発明の他
の実施例を示すブロツク図である。 CBUS，CBUS1，CBUS2……共通バス、CP1，
CP1′，CP2，CP2′〜CPn，CPn′……プロセツサ
ー、PE1，PE2〜PEn……端末装置、SBUS1，
SBUS2，〜SBUSn……同期照合バス、SW1，
SW2，〜SWn……切換スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 共通バスに結合された第１および第２のプロ
セツサーと、前記第１および第２のプロセツサー
を結合して同期照合を行なう同期照合バスと、前
記第１または第２のプロセツサーに制御される端
末装置と、前記端末装置を前記第１または第２の
プロセツサーのいずれか一方に結合する切換手段
とを有し、常時は前記端末装置は前記切換手段に
よつて前記第１または第２のプロセツサーのいず
れか一方に結合され、前記端末装置より入力され
たデータは一方のプロセツサーから前記共通バス
を介して他方のプロセツサーに転送されるよう構
成されて成るマルチプロセツサー。 ２ 第１の共通バスに結合された第１および第２
のプロセツサーと、前記第１の共通バスに結合さ
れ、前記第１または第２のプロセツサーに制御さ
れる端末装置と、前記第１および第２のプロセツ
サーを結合して同期照合を行なう同期照合バス
と、前記第１または第２のプロセツサーのいずれ
か一方を第２の共通バスに結合する切換手段とを
有し、常時は前記第２の共通バスは前記切換手段
によつて前記第１または第２のプロセツサーのい
ずれか一方に結合され、前記第２の共通バスより
入力されたデータは一方のプロセツサーから前記
第１の共通バスを介して他方のプロセツサーに転
送されるよう構成されて成るマルチプロセツサ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175724A JPS5965368A (ja) | 1982-10-06 | 1982-10-06 | マルチプロセツサ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175724A JPS5965368A (ja) | 1982-10-06 | 1982-10-06 | マルチプロセツサ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965368A JPS5965368A (ja) | 1984-04-13 |
| JPS644221B2 true JPS644221B2 (ja) | 1989-01-25 |
Family
ID=16001123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175724A Granted JPS5965368A (ja) | 1982-10-06 | 1982-10-06 | マルチプロセツサ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965368A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721106A (ja) * | 1993-06-30 | 1995-01-24 | Nec Corp | ネットワーク管理方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559520A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Output switching system for processor duplication system |
| JPS58205273A (ja) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | 多重化システム |
-
1982
- 1982-10-06 JP JP57175724A patent/JPS5965368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5965368A (ja) | 1984-04-13 |
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