JPH0113766B2

JPH0113766B2 -

Info

Publication number: JPH0113766B2
Application number: JP57069821A
Authority: JP
Inventors: Kuniharu Uchimura; Atsushi Iwata
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1982-04-26
Filing date: 1982-04-26
Publication date: 1989-03-08
Also published as: EP0275590A2; EP0275590B1; DE3382514D1; JPS58187015A; US4622480A; CA1208317A; EP0093644B1; EP0093644A3; DE3380545D1; EP0093644A2; EP0275590A3

Description

【発明の詳細な説明】本発明は、複数個のアナログスイツチと、複数
個の容量素子と、少くとも１個の演算増幅器を用
いて等価的な時定数回路を構成するスイツチト・
キヤパシタ回路に関し、とくにMOS形集積回路
によつて構成したスイツチト・キヤパシタ回路に
関する。

第１図は従来のスイツチト・キヤパシタ回路の
基本回路を示すものである。演算増幅器１の出力
端子２と一方の入力端子（反転入力端子）３との
間に容量素子４が接続されている。容量素子５の
一端にはアナログスイツチ６および７の一端が接
続され、容量素子５の他端にはアナログスイツチ
８および９の一端が接続されている。アナログス
イツチ６の他端は信号入力端子１０に接続され、
アナログスイツチ８の他端は演算増幅器の入力端
子３に接続されアナログスイツチ７および９の他
端は接続されている。アナログスイツチ６，７，
８，９の各制御入力端子はスイツチ制御回路１１
のスイツチ制御信号φ_1N，φ_1P，φ_2N，φ_2Pの出力端
子と接続されている。アナログスイツチ６，７，
８，９のオン、オフはこれらのスイツチ制御信号
によつて制御される。

容量素子５は、アナログスイツチ６および９が
オン、アナログスイツチ７および８がオフの状態
のとき、信号入力端子１０からの入力電圧V_ioに
よつて充電される。アナログスイツチ６および９
がオフ、アナログスイツチ７および８がオンの状
態のとき、コンデンサ５の電荷はコンデンサ４に
積分される。この積分の時定数は、コンデンサ４
の容量をC₁、コンデンサ５の容量をC₂、アナロ
グスイツチのオン、オフの繰返し周波数（即ち、
スイツチ制御回路１１のクロツク周波数）を_CLK
とすると、C₁／C₂・_CLKとなる。つまり積分時定数は容量比C₁／C₂とクロツク周波数_CLKで決められるので、極めて小さな容量を用いて大きな時定数を
実現することができる。このスイツチト・キヤパ
シタ回路によれば集積回路の基板上に作られる容
量素子のように、その容量が極めて小さいものも
時定数の素子として利用できるので、大きな時定
数を有する積分器、あるいはフイルタ等を集積化
して極めて小形化することが可能となる。従つ
て、集積回路中の特定数回路としてスイツチト・
キヤパシタ回路が従来から広く利用されている。

ところが、集積回路の基板上にスイツチト・キ
ヤパシタ回を作つた場合に、電源に含まれる雑音
が信号線に漏れるという問題があつた。この電源
雑音の信号線への漏洩は電源雑音抑圧比
（PSRR）の特性で評価される。従来の集積化し
たスイツチト・キヤパシタ回路における電源雑音
抑圧比の劣化の原因を以下に図を用いて説明す
る。

第１の劣化要因は、演算増幅器１の入力端子３
の入力容量を通して電源電圧変動によつて変化す
る演算増幅器１内部の接続点（ノード）電圧によ
つて入力端子３に電荷が移動することによつて発
生する。第２図は従来のCMOS演算増幅器の回
路例を示すものである。スイツチト・キヤパシタ
回路を集積化するとき、容量素子の構造がMOS
トランジスタの構造と類似しているので製造プロ
セスが複雑化しないことや、アンプの入力インピ
ーダンスが極めて高くできることから、MOS製
造プロセスが一般に使われる。なかでも、スイツ
チの特性、アンプの特性の点で有利なCMOS製
造プロセスを用いることが多い。第２図の
CMOS演算増幅器は、トランジスタ２１〜２５
からなる差動増幅段、トランジスタ２６，２７か
らなる電圧増幅段、トランジスタ２８，２９から
なる位相補償用バツフア、トランジスタ３０〜３
２のバイアス回路、および位相補償容量３３で構
成されている。第３図ａは、CMOSデバイス構
造の概略を示す。断面図であるMOSトランジス
タの４つの端子、即ちゲートＧ、ソースＳ、ドレ
インＤ、基板Ｂの各端子間に、同図ｂに示すよう
に容量C_gd，C_gs，C_db，C_sbが形成される。Ｐチヤ
ネル形MOSの基板は第３図ａの左側部分に示す
構造から明らかなようにトランジスタで共通であ
るが、Ｎチヤネル形MOSの基板がＰ形素子分離
拡散層（以下Pwell）であるので、各トランジス
タは分離できる。第４図は、MOSトランジスタ
の電流特性を示したもので、同図から明らかなよ
うに飽和領域ではドレイン、ソース間電圧V_dsに
対して定電流特性を示す。

第２図に示す演算増幅器において、電源電圧
V_DDあるいはV_SSが変化すると、各段の動作電流
は変化する。各増幅段の動作電流はトランジスタ
２５，２７，２９，３２の（チヤネル幅）／（チ
ヤネル長）比の大きさと、バイアス回路の電流値
に比例して定まる。バイアス回路は電源電圧を分
圧して各MOSトランジスタ３０，３１，３２の
ゲート、ソース間電圧V_gsを与えてそれらのトラ
ンジスタの動作電流を定めているので、電源電圧
が変化するとバイアス回路電流が変わり、各増幅
段の動作電流も変わる。差動増幅段において動作
電流が変化すると、トランジスタ２３，２４は飽
和領域で動作しているので、トランジスタ２３，
２４のゲート、ソース間電圧V_gsは変化してしま
う。つまり、接続点３３の電圧V_A2が変動する。
同様に接続点３４，３５の電圧V_A1，V_A3も変動
する。演算増幅器の出力端子３６から入力端子３
７に帰還をかけている場合、入出力間の利得によ
つて出力端子３６の電圧V_putの変動は抑えられ
る。ところが、接続点３４の電圧V_A1、接続点３
５の電圧V_A2の電圧変動は帰還によつて抑圧され
ず、トランジスタ２３のゲートとソース間の容量
C_gs、ゲートとドレイン間の容量C_gdを通して入力
端子３７に電荷の移動を引き起こす。これがスイ
ツチト・キヤパシタ回路では容量４（第１図）に
積分され、結果的に出力電圧V_putの変化を引き起
す。一般にMOSトランジスタはバイポーラトラ
ンジスタ等に比較して電流雑音が大きいので、こ
れを低減するためにトランジスタ２３，２４のゲ
ート面積を大きく設計するのが普通である。その
ため、トランジスタ２３のゲート容量C_gs，C_gdは
比較的大きな値であり、従つて、スイツチト・キ
ヤパシタ回路にCMOS演算増幅器を用いる際に
はこのCMOS演算増幅器での電源雑音抑圧比を
どのようにして良くするかが大きな問題であつ
た。

第２の電源雑音抑圧比の劣化要因はアナログス
イツチを構成するMOSトランジスタの浮遊容量
を通して、電源電圧の変動が直接に演算増幅器の
入力端子に伝達され、それが容量素子で積分され
ることによつて生じる。第５図はCMOSアナロ
グスイツチの回路を示すもので、この回路は、Ｐ
チヤネルMOSトランジスタ４１とＮチヤネル
MOSトランジスタ４２からなり、各ゲートに接
続されたゲート端子４３，４４にスイツチ制御信
号φ_1N，φ_1P……等を加えることによつて端子４
５，４６間の接続がオン、オフ制御される。図示
されていないが、ＰチヤネルMOSトランジスタ
４１の基板はV_DD電源に、ＮチヤネルMOSトラン
ジスタ４２の基板はV_SS電源に接続される。スイ
ツチ制御信号φ_1N，φ_1P，φ_2N，φ_2Pはスイツチ制御
回路によつて発生される。第６図はそのスイツチ
制御回路の一例を示すもので、インバータ５０、
オーバラツプ防止回路５１，５２、相補形の一対
のMOSトランジスタからなるインバータ５３，
５４，５５，５６からなつている。出力のスイツ
チ制御信号φ_1N，φ_1P，φ_2N，φ_2Pは電源電圧V_DD，
V_SSのいずれかであり、これらがアナログスイツ
チのゲート端子に印加されて、オン、オフ制御さ
れる。

従つて、アナログスイツチを構成するＰチヤネ
ルMOSトランジスタの浮遊容量C_db，C_sbはV_DD電
源に、ＮチヤネルMOSトランジスタの浮遊容量
C_db，C_sbはV_SS電源に、両MOSトランジスタの浮
遊容量C_gs，C_gdはV_DDあるいはV_SS電源に、それぞ
れ直接につながつている。第１図において、アナ
ログスイツチ８がオフの状態では、同スイツチ８
の持つ浮遊容量を通して、またアナログスイツチ
８がオンの状態では、アナログスイツチ８，９の
持つ浮遊容量を通して、それぞれ電源電圧変動が
演算増幅器の入力端子３に伝達され、容量素子４
に積分される。

この第２の電源雑音抑圧比の要因は第１の要因
に比較して、その程度は小さいが、高次のフイル
タ等を構成する場合にはアナログスイツチ数が増
加するため問題であつた。

本発明は集積化したスイツチト・キヤパシタ回
路において、従来技術の前記問題を解決し、電源
電圧の変動即ち電源雑音によつて生ずるＳ／Ｎ比
の劣化を防止することを目的とする。即ち、本発
明は、前記第１および第２の電源雑音抑圧比の劣
化要因を除去することを目的とする。

本発明は、前記第１の電源雑音抑圧比の劣化要
因である演算増幅器の入力部を構成する差動増幅
器の入力容量を通して電源電圧変動が信号線（信
号入力端子）に漏洩することを除去するために、
本発明は、まず第１に、演算増幅器の各増幅段の
動作電流を安定化した。その安定化は、前記の各
増幅段の動作電流を定めるMOS形トランジスタ
のゲート、ソース間電圧を一定に保持することに
より行なつている。そのための具体的手段とし
て、本発明は演算増幅器に、安定な基準電圧V_REF
をもとに動作するカレントミラー回路を用いた第
１のバイアス回路を設けた点に特徴がある。

また第２に、演算増幅器の電圧増幅段の動作点
を安定化した。その安定化は、増幅段を構成する
駆動用MOS形トランジスタのゲート端子に電源
電圧変動成分を、そのトランジスタのソースに印
加される電源電圧に含まれる変動成分の位相と同
相に印加して、その駆動用MOS形トランジスタ
のゲート、ソース間電圧を電源電圧変動に対して
一定に保つ第２のバイアス回路を設けることによ
つて行なつている。

なお、これらの第１のバイアス回路のみを用い
ても、Ｓ／Ｎ比の向上に効果があるが、両方を共
に用いることにより、一層の効果を発揮できる。

アナログスイツチを構成するMOSトランジス
タの基板とドレイン、あるいは基板とソースの間
の浮遊容量を通して電源雑音が信号線に漏洩する
という前記第２の劣化要因を除去するために、本
発明はアナログスイツチを擬似した（アナログス
イツチと同一回路構成で同一寸法比の）MOS形
トランジスタの浮遊容量を用いて、電源電圧変動
のアナログスイツチで漏れ成分に相当する電圧を
検出し、その検出した逆相電圧を、アナログスイ
ツチを構成するMOS形トランジスタの基板に印
加して、前記アナログスイツチでの漏れ成分を相
殺する基板バイアス回路を設けたことを特徴とす
る。

本発明は、上記の第１のバイアス回路、第２の
バイアス回路を設けることによつて、電源電圧変
動が信号線に伝達されるのを抑圧する比率、即ち
電源雑音抑圧比、の極めて高いスイツチト・キヤ
パシタ回路を実現できる。また、上記第１のバイ
アス回路、第２のバイアス回路に加えて、基板バ
イアス回路を設けることにより更に電源雑音抑圧
比の高いスイツチト・キヤパシタ回路が得られ
る。なお、これらの第１のバイアス回路、第２の
バイアス回路および基板バイアス回路の全てを組
み合わせて用いることにより、極めて高い電源雑
音抑圧比が得られるが、スイツチト・キヤパシタ
回路の用途に応じて、上記第１バイアス回路のみ
を用いても実用上十分な電源雑音抑圧比を得るこ
とができる。例えば、用いるアナログスイツチの
数が少ない用途の場合には、基板バイアス回路は
省略しても良い。

以下、本発明の実施例について詳細に説明す
る。

第７図は本発明のスイツチト・キヤパシタ回路
に用いるCMOS演算増幅器の具体例を示すもの
である。このCMOS演算増幅器は、MOSトラン
ジスタ６１〜６５からなる差動増幅段、MOSト
ランジスタ６６，６７からなる電圧増幅段、
MOSトランジスタ６８，６９からなる位相補償
用バツフア、MOSトランジスタ７０〜７２から
なる出力段、電源電圧の変動を検出するV_DD雑音
検出回路７３、および安定化バイアス回路で構成
されている。出力段のトランジスタ７０〜７２は
出力インピーダンスを低下させるためと、電圧増
幅段の帯域を広げるために付加されたもので、基
本的にはこれを省略してもよい。安定化バイアス
回路７４は、差動増幅段の動作電流を定める
MOSトランジスタ６５、電圧増幅段のMOSトラ
ンジスタ６７、出力段のMOSトランジスタ７１
のそれぞれのゲート、ソース間電圧を一定に保持
するものである。

第８図はこの安定化バイアス回路の具体例を示
すものである。この回路はMOSトランジスタ９
０〜９３からなつており、これらのトランジスタ
は飽和領域で動作する。MOSトランジスタ９１
のゲート端子７５に印加される基準電圧V_REFは、
電源電圧V_DD，V_SSに依存せず接地電圧に対して
安定な電圧であるので、MOSトランジスタ９１
のゲート、ソース間電圧V_gsは一定であり、MOS
トランジスタ９０，９１を流れる電流は電源電圧
V_DDの如何に依らず一定である。電源電圧V_DDが
変化すると、MOSトランジスタ９１の定電流特
性によつてMOSトランジスタ９０のゲート、ソ
ース間電圧V_gsが一定になるようにトランジスタ
９１のドレインの電圧が電源電圧V_DDとともに変
化する。従つて端子７９には電源電圧の変化分の
電圧V_BINが表われる。MOSトランジスタ９０，
９２はソースとゲート端子が共通なカレント・ミ
ラー回路を形成しているので、MOSトランジス
タ９２にも電源電圧V_DDに依存しない一定電流が
流れる。すると、そのMOSトランジスタ９２の
定電流特性によりMOSトランジスタ９３のゲー
ト、ソース間電圧V_gsは一定に保たれ、端子７８
の電圧V_BIASは電源電圧V_SSとともに変化する。し
たがつて、電圧V_BIASでゲート電圧をバイアスさ
れた、第７図のMOSトランジスタ６５，６７，
７１とMOSトランジスタ９３とはそれぞれカレ
ント・ミラー回路を構成し、MOSトランジスタ
６５，６７，７１のゲート、ソース間電圧V_gsは
電源電圧V_DD，V_SSに依存せず一定であり、各増
幅段の動作電流を一定に保つことができる。

第９図は安定化バイアス回路の端子７５に印加
する基準電圧の発生回路の一例を示すものであ
る。基準電圧V_REFは集積回路の外部から安定な電
圧を供給するか、集積回路内部にすでに知られて
いるバンドギヤツプ形V_REF回路等を設けるか、す
ることによつて得ることができる。第９図の回路
は電源雑音の交流成分を抵抗９７、容量素子９８
からなるローパスフイルタにより除去した電圧を
基準電圧V_REFとして出力する最も簡易な回路であ
る。

第７図のCMOS形演算増幅器において、各増
幅段の動作電流を一定にするとMOSトランジス
タの定電流特性により増幅器内部のノード電圧が
安定化される。MOSトランジスタ６１〜６４か
らなる差動増幅段において、Ｎチヤネル形MOS
トランジスタ６３，６４の基板電圧効果が大きい
場合、Pwellを電源電圧V_SSに接続しておくと、
電源電圧V_SSの変動によりソース、基板間の電圧
V_SBとともにMOSトランジスタ６３，６４のスレ
ツシヨルド電圧が変わり、動作電流を一定に保つ
てもMOSトランジスタ６３，６４のV_SBである共
通ソース接続点の電圧V_B2が変化してしまう。

この場合、MOSトランジスタ６３，６４の
Pwellをノード電圧V_B2に接続しておけば、電圧
V_SBは一定で、基板電圧効果は除去され、電圧
V_B2は安定となる。一方、電源電圧V_DD変動に対
してはMOSトランジスタ６１のV_gsは一定である
のでそのドレイン電圧V_B1は電源電圧V_DDと同相
に変動するが、飽和領域で動作しているMOSト
ランジスタ６３のゲート容量はほとんどゲートと
ソース端子間に分配されているので、ノード電圧
V_B1変動が反転入力端子８２に漏れる量が小さ
く、ほとんど問題にならない。このMOSトラン
ジスタ６３のゲート、ドレイン間容量C_gdを通し
て漏れる成分をほぼ完全に除くには、第１０図に
示すように、２個のＰチヤネル形トランジスタ６
１Ａ，６２Ａを追加し、動作電流が一定であれば
Ｐチヤネル形トランジスタ６１ＡのV_gsが変動し
ないことを利用し、トランジスタ６１Ａと６３の
ドレイン同志の接続点の電圧V_B1′を安定化する
ことができる。

このようにして、各増幅段の動作電流を一定に
することによつて、ほぼ電源電圧変動の信号ライ
ンへの伝達は除去される。しかし、２段目の電圧
増幅段の動作点変動による電源雑音抑圧比の劣化
は帰還によつて防止されているので、高周波領域
で帰還量が減少すると電源雑音抑圧比の劣化が起
きる。

第７図のV_DD雑音検出回路７３は電圧増幅段の
動作点変動を抑制するもので、位相補償用バツフ
ア（トランジスタ６８，６９）、位相補償容量８
５を利用し、電源電圧V_DD変動にともない電圧増
幅段の駆動用のトランジスタ６６のゲート電圧を
そのトランジスタ６６のソースの電圧の変動
（V_DDの変動）の位相と同相に変えトランジスタ
６３のV_gsを一定に保つ機能を有する。MOSトラ
ンジスタ６８と６９のドレイン同士の接続点に
V_DD変動と同相波形の電圧V_B4を発生させるため
には、MOSトランジスタトランジスタ６８のゲ
ートにV_DD変動の位相と逆相の波形をV_DD検出回
路７３によつて印加すればよい。

第１１図は、２種のV_DD雑音検出回路を示すも
のである。同図ａは、MOSトランジスタ１０１
と１０２によつてMOSトランジスタ１０３のバ
イアス電圧を作り、抵抗１０４と容量素子１０５
によつてV_DD変動の交流成分をMOSトランジスタ
１０３のゲートに印加することによつて出力端子
１０６にV_DD変動の逆相波形の電圧V_BOUTを得るも
のである。このとき、MOSトランジスタ１０７
の相互コンダクタンスgmはMOSトランジスタ１
０３の相互コンダクタンスより小さく設計する。
第１１図ｂは、V_DD変動の低周波成分まで検出す
るとき、第１１図ａの抵抗１０４と容量１０５に
よる時定数は大きく集積回路上に設けるのに大き
な面積が必要になつてくることから、抵抗１０４
をMOS回路に置き換えた回路である。

MOSトランジスタ１０１，１１０によりMOS
トランジスタ１０３のバイアス電圧を発生し、
MOSトランジスタ１１１，１１２，１１３によ
りMOSトランジスタ１１４のV_gsをスレツシヨル
ド電圧よりやや大きな電圧にバイアスし、その
MOSトランジスタ１１４の大きなオン抵抗を時
定数の抵抗として用いている。

第１１図のV_DD雑音検出回路にはMOSトランジ
スタ１０３，１０７からなる位相反転増幅回路を
使用するため、高周波で位相遅れを生じる。これ
を補正するためには、電圧増幅段のトランジスタ
６６（第７図）のソース端子とV_DD端子との間
に、第１２図に示すように、抵抗１１７と容量素
子１１８による位相遅れ回路を挿入してやればよ
い。抵抗１１７と容量素子１１８の時定数は極め
て小さいので、集積回路上にこれらの抵抗と容量
素子を内蔵させることは容易である。

以上述べた方法により安定化した演算増幅器を
用いることによりスイツチト・キヤパシタ回路の
電源雑音抑圧比PSRRは大幅に改善される。第７
図に示す演算増幅器は各段の動作電流をＮチヤネ
ルMOSで定めているが、CMOSの特性から明ら
かなように、ＰチヤネルMOSを用いて構成して
も全く同様な機能を有することができる。

第１３図は以上に説明したCMOS演算増幅器
を含む本発明のスイツチト・キヤパシタ回路の実
施例を示すもので、同図ａはスイツチト・キヤパ
シタ回路の主要部、同図ｂはアナログスイツチを
構成するＮチヤネル形MOSトランジスタの
Pwellに加える電圧を作る基板バイアス回路を示
すものである。

第１３図には、第２の電源雑音抑圧比の劣化要
因を除去するための構成部分がとくに詳細に示さ
れている。アナログスイツチ１２１，１２２，１
２３，１２４は、第２図に示すCMOSアナログ
スイツチに１個の端子を付加し、この端子にアナ
ログスイツチを構成するＮチヤネル形MOSトラ
ンジスタのPwellを接続した構成のものである。
アナログスイツチ１２１，１２３，１２４はそれ
ぞれ第１図の基本回路のアナログスイツチ６，
７，８，９に対応する。容量素子１２８および１
２９は、第１図の基本回路の容量素子５および４
にそれぞれ対応する。演算増幅器１２０は第７図
に示す構成のものである。

基板バイアス回路の機能は、要約するとスイツ
チト・キヤパシタ回路に用いたアナログスイツチ
と同等のダミースイツチ１４０を別に用意し、こ
れから電源雑音をスイツチ雑音検出アンプ１４１
により検出し、増幅し、スイツチト・キヤパシタ
回路のアナログスイツチを介して信号線へ漏れる
電源雑音を消去する電圧V_pwellを発生することで
ある。この電圧V_pwellをアナログスイツチの
Pwell端子に印加することにより第２の電源雑音
抑圧比の劣化要因を取り除くことができる。スイ
ツチ制御回路１３２は従来のものと同じものが使
用でき、スイツチト・キヤパシタ回路の特性は何
ら変化させずに電源雑音抑圧比を改善することが
可能である。

第２の電源雑音抑圧比の劣化要因であるアナロ
グスイツチからの電源変動成分の信号線への漏れ
は、差動増幅回路構成のスイツチ雑音検出アンプ
１４１で検出・増幅する。ダミースイツチ１４０
はスイツチト・キヤパシタ回で使うアナログスイ
ツチと同様な構成のものを用い、高インピーダン
ス回路１４３により、ほぼ接地電圧の直流電圧を
与えている。これはMOSトランジスタのC_gs，
C_gdC_sb，C_dbの各容量がアナログスイツチの入出
力電圧に依存性を持つためであつて、接地電圧に
バイアスすることで、ダミー・スイツチ１４０は
スイツチト・キヤパシタ回路用スイツチと全く同
じように電源変動を伝達する。レベルシフト回路
１４２はスイツチ動作に必要なPwell電圧（V_SS
〜V_SS＋1V程度）に直流レベルを変換するもので
ある。なぜなら、スイツチ雑音検出アンプ１４１
の出力電圧V_seは直流帰還により接地電圧に安定
しているからである。検出・増幅された電源変動
の交流成分はダミースイツチ１４０のＮチヤネル
形MOSのpwellを介し、容量C_db，C_sbを通して交
流帰還され、スイツチによる電源変動を消去する
ような波形の電圧V_pwellを出力端子１４４に得る
ことができる。スイツチト・キヤパシタ回路では
アナログスイツチのオン、オフの状態により演算
増幅器１２０の反転入力端子１３４に接続される
スイツチ容量の状態が変化する。そこで、ダミー
スイツチ１４０にON状態とOFF状態の２つのス
イツチ、即ちMOSトランジスタ１４７と１４８
からなるスイツチおよびMOSトランジスタ１４
５と１４６からなるスイツチを用い、スイツチ
ト・キヤパシタ回路側に第１３図のように補正ス
イツチ１２７を追加すれば、完全に相似となり電
源変動を消去できる。ただし、ダミースイツチ１
４０にON状態のみのスイツチを用い、補正スイ
ツチ１２７を追加しない場合においても、消去さ
れない量はわずかである。

第１４図は第１３図ｂの高インピーダンス回路
１４３の他の具体例を示すものである。第１３図
ｂに示すように高インピーダンス回路は高抵抗
R_Eで実現できるが、占有面積を減少させるため
に、第１４図に示す高インピーダンス回路は有効
である。この高インピーダンス回路は差動増幅回
路の交流出力インピーダンスが極めて高いことを
利用したもので、MOSトランジスタ１５１〜１
５３からなるバイアス回路、MOSトランジスタ
１５４〜１５９からなる差動増幅回路、MOSト
ランジスタ１６０〜１６２からなる直流帰還のみ
ループ利得を下げて回路を安定にするためのアツ
テネータ、MOSトランジスタ１６３，１６４か
らなり、トランジスタ１６０〜１６２にバイアス
を与える、バイアス回路等から構成されている。
MOSトランジスタ１５２〜１５５からなる回路
構成により差動増幅回路の動作電流を安定に小さ
くして、高出力インピーダンスを得ている。

第１５図は、スイツチ雑音検出アンプの回路例
を示すもので、この回路はMOSトランジスタ１
７１〜１７５からなる差動増幅回路の１段で構成
されている。

第１６図は、レベルシフト回路例を示すもの
で、MOSトランジスタ１８１，１８２からなる
ソース・ホロワを使つたものである。

第１３図はでレベルシフト回路１４２の出力
V_pwellはダミースイツチ１４０のPpwellとスイツ
チト・キヤパシタ回路用アナログスイツチの
Pwellと共通に与えられている。この場合後者の
スイツチでは、スイツチ制御信号がレベルシフト
回路の有限な出力インピーダンスのために、
Pwellに伝達される。これが、ダミースイツチ１
４０のPwellに印加されると電源変動成分が完全
に消去されない場合がある。これを防止するため
には、第１７図に示すように、２個のレベルシフ
ト回路１４２，１４２′を用いて、Pwellを分離
すればよい。

第１８図は、V_DD／V_SSの正負の電源電圧を使
用せず、正電圧V_DDのみの単一電源を用い、V_DD／２電圧を接地電圧と考えて、スイツチト・キヤパシ
タ回路を動作させる構成の演算増幅器の回路例で
ある。電圧V_DD／２は電圧V_DDに対して安定であるとするとV_DD変動に対してのみ動作点を安定に保て
ば良いので、第７図の演算増幅器のバイアス回路
（第８図）からMOSトランジスタ９２，９３を省
略したバイアス回路１９０によつてＰチヤネル形
MOSをトランジスタ１９３〜１９６をバイアス
し、各増幅段の動作電流のみ安定化すれば良い。

第１９図は、第１３図のスイツチト・キヤパシ
タ回路とは、アナログスイツチと容量素子の配列
が異なる本発明の他の実施例を示すものである。
即ち、この実施例は、２個のアナログスイツチ２
１１と２１２により、容量素子１２８への充電
と、その容量素子１２８から容量素子１２９への
電荷の移送が行なわれるものである。なお、基板
バイアス回路およびスイツチ制御回路は図示され
ていない。補正スイツチ２１３は第１３図の実施
例と同様に構成され、同様に補正を行なうことが
できる。

第２０図は補正スイツチを省略した本発明の更
に他の実施例のスイツチト・キヤパシタ回路を示
すものである。同図ａは第１３図ａのスイツチ
ト・キヤパシタ基本回路の補正スイツチを省略し
た形の回路であり、同図ｂは基板バイアス回路で
ある。基板バイアス回路のダミースイツチ２２０
がスイツチ制御信号でオン、オフされるよう構成
されている。このため補正スイツチを省略できる
のである。このようなダミースイツチ２２０を用
いた基板バイアス回路は、１個のキヤパシタ基本
回路のみを使用する応用回路の場合に使用するこ
とができ、また複数のスイツチト・キヤパシタ基
本回路が同一のタイミングで動作する形の応用回
路の場合にも使用することができる。

以上説明したように、電源電圧変動に依存しな
い安定な電圧である基準電圧V_REFを使つて動作電
流を一定に保つことによつて入力容量を通して電
源電圧変動が信号線に漏れるのを除去した演算増
幅器と、スイツチを構成するMOSの基板とソー
スあるいはドレインとの間の容量を通してスイツ
チの浮遊容量から漏れる電源電圧変動を打消す基
板バイアス回路と、によつて電源電圧変動が信号
線に伝達するのを抑圧する比率、即ち電源雑音抑
圧比の高いスイツチト・キヤパシタ回路を実現で
きる。本発明のように電源雑音抑圧比の高いスイ
ツチト・キヤパシタ回路は、高効率で安価だがパ
ルス性の雑音の多いスイツチング形安定化電源よ
り電源電圧を供給されても、高いＳ／Ｎ比を確保
できるため、高価な高性能電源を必要としない利
点がある。また、本発明によれば、スイツチト・
キヤパシタ回路とロジツク回路を同一の基板上に
集積化する場合に、共通に使われる電源配線、基
板を通してロジツク回路の発生するパルス性雑音
がスイツチト・キヤパシタ回路に漏れるのを抑圧
できるため、高性能で高機能な大規模集積回路を
容易に実現できる利点がある。さらに、本発明に
よれば、スイツチト・キヤパシタ回路を含むアナ
ログ信号を処理する集積回路とロジツク回路の集
積回路を同一プリント基板上に実装できるととも
に、同一電源で使用できることから、装置構成上
で大幅な経済化、小形化が図れる利点がある。

【図面の簡単な説明】

第１図は従来のスイツチト・キヤパシタ回路の
基本回路を示すものである。第２図は第１図の回
路に用いられる従来の演算増幅器の一例を示すも
のである。第３図はCMOSデバイス構造の概略
を示す図である。第４図はMOSトランジスタの
電流特性を示す図で、V_dsはドレインソース間電
圧、I_dsはドレインソース間に流れる電流を示す。
第５図は第１図のスイツチト・キヤパシタ回路に
用いる従来のアナログスイツチの例を示すもので
ある。第６図は第１図のスイツチト・キヤパシタ
回路におけるスイツチ制御回路の詳細を示すもの
である。第７図は本発明のスイツチト・キヤパシ
タ回路に用いるCMOS演算増幅回路の具体例を
示すものである。第８図は第７の演算増幅器にお
ける安定化バイアス回路の具体例を示すものであ
る。第９は第８図の安定化バイアス回路に供給す
る基準電圧V_REFを発生する回路を示すものであ
る。第１０図は第７図の演算増幅器の差特増幅段
の一変形例を示すものである。第１１図ａおよび
ｂは、それぞれ第７図の演算増幅器におけるV_DD
雑音検出回路の具体例を示すものである。第１２
図は第７図の演算増幅器の電圧増幅段の駆動トラ
ンジスタに対する雑音位相補正回路の例を示すも
のである。第１３図は、本発明のスイツチト・キ
ヤパシタ回路の一実施例の回路図で、同図ａはス
イツチト・キヤパシタ回路の基本回路（主要部）、
同ｂは基板バイアス回路を示すものである。第１
４図は第１３図ｂの基板バイアス回路に用いられ
る高インピーダンス回路の一例を示すものであ
る。第１５図は第１３図ｂの基板バイアス回路に
用いられるスイツチ雑音検出アンプの一例を示す
ものである。第１６図は基板バイアス回路に用い
られるソース・ホロワを使つたレベルシフト回路
の例を示すものである。第１７図は２個のレベル
シフト回路を有する基板バイアス回路を示すもの
である。第１８図は本発明に用いるCMOS演算
増幅器の他の具体例を示すもので、単一電源で動
作させる演算増幅器の例を示すものである。第１
９図は、本発明の他の実施例のスイツチト・キヤ
パシタ回路を示すものである。第２０図は、補正
スイツチを省略できる本発明のさらに他の実施例
のスイツチト・キヤパシタ回路を示すものであ
る。７３…V_DD雑音検出回路、７５…基準電圧入力
端子、７６…安定化バイアス回路、１２０…演算
増幅器、１２１〜１２４…アナログスイツチ、１
２８…サンプル用容量素子、１２９…積分用容量
素子、１３０…スイツチト・キヤパシタ回路の信
号入力端子、１３１…同信号出力端子、１３２…
スイツチ制御回路、１３３…クロツク信号入力端
子、１４０…ダミースイツチ、１４１…スイツチ
雑音検出アンプ、１４２…レベルシフト回路、１
４３…高インピーダンス回路、１４４…基板バイ
アス回路の出力端子、１４９…高電圧側電源端
子、１５０…低電圧側電源端子。

Claims

【特許請求の範囲】１演算増幅器、容量素子、アナログスイツチで
構成されるスイツチト・キヤパシタ回路におい
て、前記演算増幅器が、電源電圧変動に依存しない
安定な基準電圧をゲート・ソース間に印加した第
１のMOS形トランジスタのドレイン端子をカレ
ントミラー回路の入力に接続し、第１のMOS形
トランジスタのドレイン電流に比例したカレント
ミラー回路出力電流をゲートとドレインを接続し
た第２のMOS形トランジスタに流し、第２の
MOS形トランジスタのドレイン電圧をバイアス
電圧とし、演算増幅器の各増幅段の動作電流を定
めるMOS形トランジスタのゲート端子にバイア
ス電圧を加え、ソース端子を第２のMOS形トラ
ンジスタのソース端子と接続しゲート・ソース間
電圧を一定に保つ第１のバイアス回路と、増幅段
の駆動用MOS形トランジスタのゲート端子に電
源電圧変動成分を同相に印加して、そのMOS形
トランジスタのゲート・ソース間電圧を電源電圧
変動に対して一定に保つ第２のバイアス回路の、
両方あるいは第１のバイアス回路のみを備えたこ
とを特徴とするスイツチト・キヤパシタ回路。２演算増幅器、容量素子、アナログスイツチで
構成されるスイツチト・キヤパシタ回路におい
て、電源電圧変動に依存しない安定な基準電圧をゲ
ート・ソース間に印加した第１のMOS形トラン
ジスタのドレイン端子をカレントミラー回路の入
力に接続し、第１のMOS形トランジスタのドレ
イン電流に比例したカレントミラー回路出力電流
をゲートとドレインを接続した第２のMOS形ト
ランジスタに流し、第２のMOS形トランジスタ
のドレイン電圧をバイアス電圧とし、演算増幅器
の各増幅段の動作電流を定めるMOS形トランジ
スタのゲート端子にバイアス電圧を加え、ソース
端子を第２のMOS形トランジスタのソース端子
と接続しゲート・ソース間電圧を一定に保つ第１
のバイアス回路と、増幅段の駆動用MOS形トラ
ンジスタのゲート端子に電源電圧変動成分を同相
に印加して、そのMOS形トランジスタのゲー
ト・ソース間電圧を電源電圧変動に対して一定に
保つ第２のバイアス回路の、両方あるいは第１の
バイアス回路のみを有する前記演算増幅器と、前記アナログスイツチと同一回路構成で同一寸
法比のMOS形トランジスタの浮遊容量を用いて
電源電圧変動の信号線への漏れ成分を検出し、そ
の漏れ成分の逆相電圧を、前記アナログスイツチ
を構成するMOS形トランジスタの基板に印加し
て、基板とドレインあるいはソース間容量を通し
て前記アナログスイツチから信号ラインに漏れる
電源電圧変動成分を打ち消すための基板バイアス
回路を備えたことを特徴とするスイツチト・キヤ
パシタ回路。