JPH0115896B2

JPH0115896B2 -

Info

Publication number: JPH0115896B2
Application number: JP62221184A
Authority: JP
Inventors: Teii Retsutaa Chaaruzu
Original assignee: Data General Corp
Current assignee: EMC Corp
Priority date: 1978-12-06
Filing date: 1987-09-03
Publication date: 1989-03-22
Also published as: CA1140678A; JPS6373333A; AU538812B2; GB2037035B; GB2037035A; AU5227379A; JPS5582355A; NL7908666A; FR2443721A1; DE2948442C2; US4330823A; DE2948442A1; FR2443721B1; DE2954439A1; DE2954438A1

Description

【発明の詳細な説明】本発明は高速のコンパタクトなデイジタル・コ
ンピユータ・システムのアーキテクチヤに関し、
特にこのシステムの演算速度および効率の増強の
ため使用される回路に関する。

デイジタル・コンピユータの基本的な構成要素
には機械言語のデイジタル・データを処理するた
めのプロセサとメモリーが含まれる。一般に、プ
ロセサの処理操作を制御するための機械言語の命
令はメモリー内に記憶される。メモリーは又処理
されるデータの少くとも一部を包含する。命令お
よびデータは、プロセサおよびメモリーの出力バ
スによつてプロセサとメモリー間に伝送される。
マイクロ命令シーケンスと呼ばれる屡々使用され
る一連の命令は別個のマイクロ命令メモリーに記
憶される。マイクロ命令と呼ばれるある命令は、
マイクロ命令メモリーに対応する一連のマイクロ
命令をプロセサに対して提供させる。コンピユー
タは更に、コンピユータと外部装置間に命令およ
びデータを伝送するための入出力（Ｉ／Ｏ）装置
を含んでいる。外部装置は例えば制御盤又はテー
プ記憶装置を含む。

このようなデイジタル・コンピユータの能力
は、データの処理および命令の実行におけるその
速度および効率により規定され制約を受ける。一
般に、利用可能な物理的なハードウエア・スペー
スの有効利用はコンピユータ能力を最大限に発揮
するために必要とされる。コンピユータ・システ
ムの能力およびハードウエアの効率はいくつかの
領域で特に重要である。これ等の領域には、コン
ピユータのマイクロ命令メモリー・一連のマイク
ロ命令の連続的なマイクロ命令の選択のための回
路、コンピユータのメモリーを周期的にリフレツ
シユするための回路、およびその時の命令が実行
中コンピユータのメモリーから実行されるべき次
の命令を取出すための命令取出し回路が含まれ
る。

マイクロ命令メモリーが必要とする物理的ハー
ドウエア・スペースはマイクロ命令が内部に記憶
される効率によつて決定される。マイクロ命令の
構成はコンピユータ機能により決定されるが、マ
イクロ命令のメモリーの物理的構造はその時利用
可能なハードウエアによつて決定される。例えば
マイクロ命令の一組は、各々が256の48ビツトの
マイクロ命令を含む２つ以上の別個のマイクロ命
令のページからなる。マイクロ命令を記憶するた
めの現在入手可能な読出し専用メモリー
（ROM）は、512ワードの長さ×８ビツト・ワー
ドの幅として構成される。マイクロ命令の１頁
は、６つの512ワード×８ビツト・ワードで構成
することもできる。しかし、記憶効率は僅かに50
％に過ぎず、マイクロ命令メモリーは相当数のビ
ツトの記憶に必要とされる物理的スペースの２倍
を要することになる。

コンピユータ能力の別の制約は、一連の連続的
マイクロ命令の選択に要する時間である。従つ
て、このような選択に必要とされる回路は、最小
限のハードウエア構成として最大限の選択速度を
提供するために最小限度の遅延を要するものでな
ければならない。

コンピユータ能力の更に別の制約は、バツテリ
補助モードにおいて操作する際コンピユータ・シ
ステムをリフレツシユするのに要する回路であ
る。

クリテイカルな機能であるが、この回路はコン
ピユータ能力には直接寄与するものではなく、従
つて最小限度のハードウエア構成を要するもので
あるべきである。

コンピユータの演算速度は、現時命令が実行中
メモリーから実行すべき次の命令を取出す先取り
回路を使用することによつて増強することができ
る。これも又、所要の機能を提供の間最小限のハ
ードウエア構成を要するものでなければならな
い。

本発明は、前記のコンピユータ能力／ハードウ
エアの効率要因に関与してシステムのオペレーシ
ヨンの速度および効率を改善し、且つ又以下にお
いて詳細に論述する如く従来技術における前述の
諸問題および制約に対する解決をもたらすコンピ
ユータ・システムの改善を提供するものである。

本発明は、増強されたコンピユータの能力およ
びハードウエアの効率を提供するコンピユータ・
システムのアーキテクチヤに関する。このアーキ
テクチヤには、機械言語のデータを処理するため
のプロセサと、少くともこのプロセサによつて使
用される機械言語の命令を記憶するためのメモリ
ーと、一連の屡々使用される命令を記憶し提供す
るためのマイクロ命令ロジツクと、少くともプロ
セサとメモリー間に命令を伝送するためのバスが
含まれる。本アーキテクチヤは、コンピユータ・
システムの能力および効率を増強する回路を含ん
でいる。これら回路には、使用可能なマイクロ命
令メモリー・スペースの有効使用を提供するマイ
クロ命令メモリーがある。別の特徴としては、一
連の連続マイクロ命令の高速選択のためのマイク
ロ命令選択回路がある。更に別の特徴は、バツテ
リ補助操作の間メモリーリフレツシユを行うメモ
リー制御回路である。更に他の特徴には、その時
の命令が実行中にメモリーから次の命令を取出す
ことを許容する命令先取り回路がある。

このように、コンピユータ・システムの能力お
よび効率が増強されることから本発明をコンピユ
ータ・システムに実施することは有利である。本
発明は、マイクロ命令が更に効率的にマイクロ命
令メモリーに記憶される故に、更に有利である。
更に、本発明は、連続マイクロ命令が選択され実
行され得る速度を増進するものである。更に、本
発明は、コンピユータのメモリーのリフレツシユ
操作を行う際に使用可能なハードウエア・スペー
スの有効な使用を可能にする。本発明は、命令の
先取り操作が最小限のハードウエア構成で実施で
きる故に更に有利である。

従つて、本発明の目的は改善されたコンピユー
タ・システムの提供にある。

本発明の別の目的は、マイクロ命令の有効な記
憶が可能な改善されたコンピユータのマイクロ命
令のメモリーの提供にある。

本発明の更に別の目的は、連続するマイクロ命
令が選択構成される速度を増進するマイクロ命令
選択回路の提供にある。

本発明の他の目的は改善されたメモリー制御回
路の提供にある。

本発明の更に他の目的は、その時の命令が実行
中にメモリーから次の命令を取出すための改善さ
れた先取り回路の提供にある。

本発明のその他の目的および長所については、
望ましい実施態様の詳細な説明および添付図面を
照合すれば当業者により理解が可能であろう。

以下の論述は、本発明を実施するコンピユータ
のアーキテクチヤおよび作用について説明する。
本コンピユータのアーキテクチヤと作用について
はブロツク図のレベルに基いて最初に記述する。
次に、本コンピユータの選択された部分、例えば
マイクロ命令メモリー回路、メモリー・リフレツ
シユ回路および命令先取り回路についてこの順序
で個々に説明する。最後に、本発明のある特徴に
ついて要約する。

作用の説明を明確にするため以下の論述におい
てはある約束が使用される。関連のある回路が２
つ以上の図面にわたる場合は、これらの図面は交
字を付記した共通の番号、例えば第２図と第２Ａ
図を有する。このような回路間の共通の電気点は
このような点に対するリードをカツコで括ること
により例えば「Ａ−ｂ」で示すが、この場合、
「Ａ」とは同じ電気点を有する他の図番を示し、
「ｂ」とは特定の共通の電気点に付された文字の
表示である。照合番号は２桁の数字（00〜99）を
付し、その前に第１図における１００乃至１９
９、第４図における４００乃至４９９の如き図面
番号を付す。２つ以上の図面において関連する回
路の場合は、使用される図番は関連するグループ
の最初の図の番号である。関連する図面のグルー
プでは順次照合番号が与えられる。

本願における回路の詳細な構造および作用につ
いては、作用の説明に必要な場合に限り説明す
る。本文においては周知の回路記号が用いられ、
回路の構成および作用については当技術における
通常の技術を習得するものによつて理解されよ
う。回路の作用の説明に必要な構成要素について
のみ照合番号を付す。照合されたものと同様に示
された全ての構成要素はこの照合されたものと同
一であり且つ同様に作用するものと考えるものと
する。

１コンピユータの構造および作用（第１図）Ａ構造第１図においては、その構成が本発明を包
含するコンピユータ１１０の詳細なブロツク
図が示される。コンピユータ１１０の主な要
素は、マイクロ命令ロジツク１４４を含む中
央処理装置（CPU）１１４と、メモリー１
２４と、入出力（Ｉ／Ｏ）インターフエース
回路１３０である。

中央処理装置（CPU）１１４における演
算論理装置（ALU）１１２の出力はALU出
力（ALUOUT）バス１１６に接続される。
ALUOUTバス１１６は、メモリー１２４の
CPU１１４におけるスクラツチパツド・メ
モリー（SPMEM）１１８のデータ入力側
と、データ・レジスタ（DREG）１２０およ
びアドレス・レジスタ（AREG）１２２の
入力側に接続される。ALUOUTバス１１６
は、汎用非同期レシーバ／トランスミツタ
（UART）１２６およびＩ／Ｏインターフエ
ース回路１３０のデータ入出力（DI／Ｏ）
バツフア１２８Ａの入力側に接続される。

AREG１２２の出力は、CPU１１４の
SPMEM１１８および制御盤の読出し専用メ
モリー（ROM）１３２のアドレス入力側
と、メモリー・マルチプレクサ
（MEMMUX）１３４の入力側に接続され
る。DREG１２０およびMEMMUX１３４
の出力は、それぞれメモリー１２４のデータ
及びアドレス入力に接続される。メモリー１
２４の出力は、メモリー出力（MEMOUT）
バス１３６に接続される。制御盤ROM１３
２の出力も又MEMOUTバス１３６に接続
される。MEMOUTバス１３６はCPU１１
４のMEMOUTレジスタ（MEMREG）１３
８および命令レジスタ（IR）１４０の入力
側に接続される。MEMOUTバス１３６は
又、CPU１１４のマイクロ命令ロジツク１
４４の開始アドレス・ゼネレータ（SAGE）
回路１４２にも接続される。

Ｉ／Ｒ１４０の第１の出力は、
MEMOUT１３６およびマイクロ命令ロジ
ツク１４４の復号ROM１４６のアドレス入
力側に接続される。第２のIR１４０出力は
マイクロ命令ロジツク１４４のマイクロ命令
メモリー出力（μMEMOUT）バス１４８に
接続される。第３の出力は、CPU１１４の
命令MUX（INSTMUX）１５０の１入力側
に接続されている。INSTMUX１５０と、
MEMREG１３８とSPMEM１１８の出力は
ALU入力（ALUIN）バス１５２に接続され
る。ALUINバス１５２は更にALU１１２の
入力側に接続される。

マイクロ命令ロジツク１４４においては、
SAGE１４２、復号ROM１４６およびマイ
クロ命令飛越し（Ｍ INSTJ）バツフア１
５４はマイクロ命令メモリーの入力（Ｍ
MEMIN）バス１５６に接続される。Ｍ
MEMINバス１５６はマイクロプログラムカ
ウンタ（Ｍ PC）レジスタ１５８入力側に
接続される。Ｍ PC１５８出力はマイクロ
命令メモリー１６０のアドレス入力側に接続
され、マイクロ命令メモリー１６０の出力は
Ｍ MEMOUTバス１４８に接続される。
Ｍ MEMOUTバス１４８はマイクロ命令
レジスタＡ（Ｍ IRA）１６２、マイクロ命
令レジスタＢ（Ｍ IRB）１６４およびＭ
INSTJバツフア１５４の入力側に接続され
る。Ｍ IRB１６４の出力はシーケンス制御
（SEQCNTL）１６６の入力側に接続され
る。SEQCNTL１６６の出力は、SAGE１４
２と、復号ROM１４６と、Ｍ INSTJバツ
フア１５４と、Ｍ PC１５８の制御入力側
に接続される。Ｍ IRA１６２の出力は
INSTMUX１５０の別の入力側に接続され
る。

Ｉ／Ｏインターフエース回路１３０におい
ては、ASCIII／Ｏチヤネル１６８は、外部
のASCIIインターフエース装置（図解の明瞭
化のため図示せず）とUART１２６との間
に接続される。UART１２６のデータ出力
はALUINバス１５２に接続される。前述の
如く、UART１２６のデータ入力は
ALOUTバス１１６から接続される。同様
に、データＩ／Ｏバス１７０は外部のデー
タ・ソース（明瞭化のため図示せず）とデー
タＩ／Ｏ（DI／Ｏ）バツフア１２８Ｂの入力
側と接続している。DI／Ｏバツフア１２８
Ｂの出力はALUINバス１５２に接続され
る。前記の如く、DI／Ｏバツフア１２８Ａ
の入力はALUOUTバス１１６と接続され、
DI／Ｏバツフア１２８Ａの出力はデータ
Ｉ／Ｏバス１７０に接続される。

コンピユータ１１０は、更に、その何れも
明瞭のため図示しない主電源およびバツテリ
補助電源を含む。

Ｂ作用再び第１図おいて、ユーザのプログラム、
例えばデータおよびマイクロ命令はメモリー
１２４に記憶され、CPU１１４の要求と同
時にMEMOUTバス１３６を経てCPU１１
４に転送される。メモリー１２４へのデー
タ／マクロ命令の転送およびこれらのメモリ
ー１２４への書込みはALUOUTバス１１６
を経て行われる。メモリー１２４の読出しお
よび書込みアドレスはALU１１２から
ALUOUTバス１１６を経て与えられ、
AREG１２２に記憶される。メモリー１２
４に書込まれるデータ／マクロ命令は同様に
ALU１１２により与えられ、DREG１２０
に記憶される。データ／マクロ命令はDREG
１２０から直接メモリー１２４に与えられ
る。AREG１２２からの読出し／書込みア
ドレスはMEMMUX１２４によりメモリー
１２４の行および列に変換され、メモリー１
２４に与えられる。

MEMOUTバス１３６上に現われるデー
タ／マクロ命令は、ALU１２２によつて使
用されるためMEMREG１３８を経て
ALUINバス１５２に転送される。一般に、
MEMOUTバス１３６に現われるマクロ命
令はIR１４０に転送される。あるマクロ命
令、例えばデータは、INSTMUX１５０お
よびALUINバス１５２を経てIR１４０から
ALU１１２に転送される。マイクロ命令と
呼ばれる屡々使用される一連の命令は、以下
に更に説明されるマイクロ命令ロジツク１４
４に記憶される。このような一連のマイクロ
命令と対応するマクロ命令は、部分的にはマ
イクロ命令ロジツク１４４に対する命令から
なる。マイクロ命令ロジツク１４４はＭ
MEMOUTバス１４８における対応する一
連のマイクロ命令を与えることによつてIR
１４０上に現われる如きマクロ命令に応答す
る。

更に以下に説明するように、マイクロ命令
のある部分はＭ IRA１６２に転送され、
INSTMUX１５０を介してALUINバス１５
２に転送される。

以下において更に述べる如く、コンピユー
タ１１０はメモリー１２４に対してリフレツ
シユ・アドレスを与えてこれに記憶されたデ
ータ／マクロ命令をリフレツシユするための
回路を含む。リフレツシユ回路はその一部と
してALU１１２とAREG１２２と
MEMMUX１３４を含む。又、更に以下に
説明するように、先取り回路により、CPU
１１４により実行されるべき次の命令が現時
命令の実行中にメモリー１２４から取出され
ることを許容される。

SPMEM１１８は、割込み操作の間の
ALU１２２の内容に対する一時記憶を与え
る。SPMEM１１８に記憶されるべきデータ
は、ALUOUTバス１１６を経てSPMEM１
１８のデータ入力側に与えられる。SPMEM
１１８の読出し／書込みアドレスはAREG
１２２を経てALU１１２から与えられる。
SPMEM１１８から読出されたデータは
ALUINバス１５２上に現われ、ここでALU
１１２により使用可能となる。

外部装置とCPU１１４は又はメモリー１
２４間の通信はＩ／Ｏインターフエース回路
網１３０を経て与えられる。並列デイジタ
ル・ワードはデータＩ／Ｏバス１７０を経て
転送される。DI／Ｏバツフア１２８Ａおよ
び１２８Ｂは、それぞれデータ／マクロ命令
をALUOUTバス１１６又はALUINバス１
５２とデータＩ／Ｏバス１７０との間に転送
させる。データＩ／Ｏバス１７０とメモリー
１２４間のデータ／マクロ命令の転送は
ALU１１２を経て行われる。

例えばASCIIコードにおける一列の英数字
文字は、ASCII Ｉ／Ｏバス１６８とUART
１２６を経てCPU１１４と外部装置（図示
せず）間で通信される。米国特許出願第
9599038号において教示されるように、制御
卓ROM１３２は、例えばASCIIインターフ
エースを有するどの外部装置でもコンピユー
タ制御卓として作用することを可能にするイ
ンターフエース装置である。制御卓ROM１
３２は普通コンピユータ１１０の制御のため
に使用される大部分のハードの制御卓スイツ
チおよび指示灯を置換するもので、これによ
りコンピユータ１１０は僅かに小形のハード
制御卓を必要とするに過ぎない。制御卓
ROM１３２は、コンピユータ１１０の制御
卓の操作のための制御卓プログラム・マクロ
命令を内蔵する。これらのマクロ命令には、
コンピユータ１１０のその時の内容の検査お
よび変更、プログラムのブートストラツプ・
ローデイング、およびテスト・プログラムの
実行が含まれる。作用においては、予め定め
られたシーケンスで外部から与えられる英数
字はUART１２６を経てCPU１１４により
受取られる。受取られたシーケンスは次に、
ALUOUTバス１１６およびAREG１２２を
経て制御卓ROM１３２に対してアドレス入
力として与えられる。次に、制御卓ROM１
３２の対応するマクロ命令出力が、メモリー
１２４から与えられるマクロ命令と同じ方法
でMEMOUTバス１３６上に現われる。

ブロツク図レベルでコンピユータ１１０の
構成および作用について述べたが、マイクロ
命令ロジツク１４４の構成および作用ににつ
いて次に詳細に説明する。

２マイクロ命令ロジツク１４４（第１図、第２
図、第２Ａ図および第２Ｂ図）前述の如く、マイクロ命令ロジツク１４４
は、屡々用いられる一連のマイクロ命令を記憶
する。このような一連のマイクロ命令と対応す
るマクロ命令は、その一部がマイクロ命令ロジ
ツク１４４に対する命令として作用する。マイ
クロ命令ロジツク１４４は、対応するシーケン
スの各マイクロ命令を順次与えることにより応
答する。マイクロ命令はＭ MEMOUTバス
１４８上に現われ、その一部がINSTMUX１
５０を経てALU１１２に与えられるべくＭ
IRA１６２に転送される。マイクロ命令の他の
部分は、無作為制御信号をCPU１１４とマイ
クロ命令ロジツク１４４に与える。

マイクロ命令ロジツク１４４の構成について
は、ブロツク図レベルでのコンピユータ１１０
の説明において既に説明した。以下の論述は、
ブロツク図レベルにおけるマイクロ命令ロジツ
ク１４４の作用の説明から始める。次に、マイ
クロ命令ロジツクの望ましい実施態様において
使用される回路について説明する。

Ａマイクロ命令ロジツク１４４の作用（第１
図）再び第１図において、マイクロ命令メモ
リー１６０は一連のマイクロ命令を記憶す
る。これら各マイクロ命令シーケンスは例え
ばメモリー１２４に記憶された１つ以上のマ
クロ命令と対応する。メモリー１６０は
CPU１１４に対して512ワード×48ビツト幅
のメモリーを構成して512の48ビツト迄のマ
イクロ命令を含む如くに考えられる。メモリ
ー１６０は、各ページが512ワード×24ビツ
ト幅のメモリーとして構成される２頁のメモ
リーとして内部的に構成される。これによ
り、メモリー１６０の頁は、メモリー１６０
に含まれるマイクロ命令の半分を記憶するに
十分なビツト容量を有する。各メモリー１６
０の頁は24ビツト幅、即ち１マイクロ命令の
半分である。従つて、各ページは512ワード
長、即ち記憶されるべきマイクロ命令の数の
２倍である。各マイクロ命令は第１と第２の
セグメントに分割され、セグメントは24ビツ
トからなる。１つのマイクロ命令の第１と第
２のセグメントはメモリー１６０の連続した
ワード場所に記憶される。例えば、マイクロ
命令２４の第１のセグメントはメモリー１６
０の場所４８にあり、第２のセグメントはメ
モリー１６０の場所４９にある。従つて、１
つのマイクロ命令は２つの順次のステツプに
おいてメモリー１６０から呼出すことができ
る。メモリー１６０のアクセス時間の割合は
CPU１１４の１サイクル期間の半分以下で
あることが望ましい（例、0.2マイクロ秒）。
従つて、１つのマイクロ命令がCPU１１４
の１サイクル内でメモリー１６０から読出さ
れ得る。マイクロ命令の第１セグメントはＭ
IRA１６２に転送され、CPU１１４に対
して命令ビツトおよび制御信号を与える。マ
イクロ命令の第２のセグメントはＭ IRB１
６４に転送されてマイクロ命令シーケンスの
連続マイクロ命令を選択するための制御信号
を与える。メモリー１６０、Ｍ IRA１６２
及びＭ IRB１６４の他の構成が使用できる
ことは理解されよう。例えばメモリー１６０
の頁はマイクロ命令の1/4幅であり、これに
記憶されるマイクロ命令のワード数の４倍を
含み得る。この場合、１つのマイクロ命令は
メモリー１６０の４つの場所に記憶される４
つのセグメントからなることになる。この場
合４つのマイクロ命令レジスタがあることに
なる。１つのマイクロ命令の４つのセグメン
トはCPU１１４の１サイクルの間対応する
マイクロ命令レジスタに転送され、メモリー
１６０のアクセス時間はCPU１１４の１サ
イクル期間の1/4より短くなる。更に１つの
マイクロ命令の個々のセグメントはメモリー
１６０の連続する場所に記憶される必要はな
いが、例えばインターリーブ状態で記憶され
得る。又、メモリー１６０は１つ又は多重ペ
ージを有するメモリーとして構成することが
できる。

作用において、特定のマイクロ命令シーケ
ンスに対応するマクロ命令はMEMOUTバ
ス１３６に現われ、IR１４０に転送される。
一般に、IR１４０におけるマクロ命令は復
号ROM１４６により復号され、このROM
に対応するシーケンスの第１のマイクロ命令
のメモリー１６０のアドレスを与える。米国
特許出願第959039号において教示されるよう
に、SAGE１４２は直接あるマクロ命令を復
号して第１のマイクロ命令のメモリー１６０
のアドレスを直接与えることができる。これ
によりSAGE１４２は、IR１４０と復号
ROM１４６を経る遅延時間を除去し、ある
シーケンスの実行を開始するのに必要な時間
を短縮する。復号ROM１４６に対するIR１
４０の出力は又MEMOUTバス１３６から
SASE１４２の入力側にも接続される。例え
ば、割込み操作の場合には、現時マクロ命令
がIR１４０に記憶される。割込みの終了と
同時に、記憶されたマクロ命令はIR１４０
からMEMOUTバス１３６およびSAGE１４
２の入力側に対して対応するマイクロ命令シ
ーケンスの再開のため転送することができ
る。このため、メモリー１２４から新しい読
出しサイクルを要することなくマイクロ命令
シーケンスを割込み後再開させることができ
る。

第１のメモリー１６０のマイクロ命令アド
レスはＭ MEMIN１５６に現われ、μ
PCレジスタ１５８に転送される。次に、第
１のアドレスはマイクロ命令メモリー１６０
のアドレス入力側に与えられる。このアドレ
ス、およびそれ以降の全てのアドレスは、対
応するマイクロ命令の第１と第２のセグメン
トを含む２つのメモリー１６０の記憶場所を
選択する。以下に更に説明する別個のアドレ
ス入力は、第１と第２の場所の間、即ち第１
と第２のセグメント間を選択するため別のア
ドレス・ビツトを与える。第１のセグメント
が最初に選択され、Ｍ MEMOUTバス１
４８を経てＭ IRA１６２に転送される。第
２のセグメントが次に選択されてＭ
MEMOUTバス１４８を経てＭ IRB１６４
に送られる。従つてCPU１１４の作用に関
しては、マイクロ命令メモリー１６０は
CPU１１４の１サイクルにおいて48ビツト
のマイクロ命令、従つて48ビツトの幅×512
ワードの長さを与えるように見える。

Ｍ IRA１６２の第１マイクロ命令のある
ビツトは命令ワードとしてINSTMUX１５
０を経てALU１１２に与えられる。第１の
マイクロ命令セグメントの他のビツトは
ALU１１２に対して無作為の制御信号を与
える。Ｍ MEMOUTバス１４８に対する
IR１４０出力は、あるマクロ命令ビツトが
第１（又は第２）のマイクロ命令セグメント
を変更するため使用されることを許容する。
この場合、あるマイクロ命令ビツトは「ブラ
ンク」（例えば、省略時の論理値１）となり、
これらのビツト（例、論理値０）がIR１４
０から与えられる。μ URB１６４におけ
る第２のマイクロ命令セグメントは一般にシ
ーケンスの連続するマイクロ命令の選択を制
御するために使用される。このため、第２の
マイクロ命令セグメントのあるビツトはこの
マイクロ命令によりテストされる条件を指定
する。SEQCNTL１６６に与えられたある
他のビツトはテスト結果に従つて取るべき動
作を指定する。この場合４つの動作を取るこ
とができる。その第１は、SAGE１４２によ
り与えられるメモリー１６０のアドレスによ
り指定されるマイクロ命令を得る。第２に、
復号ROM１４６によつて与えられるメモリ
ー１６０のアドレスにより指定されるマイク
ロ命令を得る。第３に、μ INSTJバツフ
ア１５４により与えられるメモリー１６０の
アドレスのマイクロ命令への飛越しを生じ
る。第４に、次の連続するメモリー１６０の
アドレスに続ける。第１と第２の動作は、例
えばマイクロ命令のシーケンス分岐即ち新し
いマイクロ命令シーケンスの開始において行
われる。次のマイクロ命令を迅速に開始する
ことが望ましい場合にSAGE１４２が再び使
用される。第３の動作は標準的な飛越し操作
である。この場合、飛越しされるメモリー１
６０のアドレスは、Ｍ INSTJバツフア１
５４を経てＭ MEMINバス１５６に転送さ
れる後続のマイクロ命令の第２のセグメント
により指定することができる。従つて、２つ
の連続するマイクロ命令が飛越しの実行のた
めに必要とされる。テストされる条件は、第
１のマイクロ命令の第２のシーケンスで指定
される。飛越しにより指定されるアドレスは
第２のマイクロ命令の第２のセグメントにお
いて指定される。次に、飛越しは第３の連続
するマイクロ命令の開始時に生じる。第４の
動作は、連続するマイクロ命令が対応するメ
モリー１６０の連続する場所に記憶される時
に生じる。この場合、Ｍ PCレジスタ１５
８はカウントを保持し、そのあるアドレスが
各マイクロ命令の実施の都度増分される。

要約すれば、Ｍ PCレジスタ１５８は、
マイクロ命令の第１と第２のセグメントを含
む連続するメモリー１６０の対の場所を選択
するのである。連続するマイクロ命令の選択
かはSEQCNTL１６６によつて実施され、
これがＭ IRB１６４からの第２のマイクロ
命令のあるセグメント・ビツトを復号する。
SEQCNTL１６６は、SAGE１４２と、復号
ROM１４６と、Ｍ INSTJバツフア１５４
と、Ｍ PCレジスタ１５８に対して駆動出
力を与える。

ブロツク図レベルにてマイクロ命令ロジツ
ク１４４について述べたが、マイクロ命令ロ
ジツク１４４の望ましい本実施例において使
用される回路について次に述べる。

Ｂマイクロ命令ロジツク１４４の回路（第２
図、第２Ａ図、第２Ｂ図）マイクロ命令ロジツク１４４の望ましい実
施態様において使用される回路の略図を第１
図のブロツク図と関連させて第２図乃至第２
Ｂ図に示す。

第２図において、Ｍ PCレジスタ１５８
およびマイクロ命令メモリー１６０を示す。
Ｍ PCレジスタ１５８は４ビツト・カウン
タ２００と２０２からなり、マイクロ命令メ
モリー１６０は読出し専用メモリー
（ROM）２０４乃至２１４からなる。

カウンタ２００と２０２のデータ入力はＭ
MEMINバス１５６から接続され、カウン
タ２００と２０２のデータ出力はROM２０
４乃至２１４のアドレス入力側に接続され
る。カウンタ２００と２０２の並列カウント
可能入力は以下に更に説明するSEQCNTL
１６６からの駆動信号に接続さ
れる。Ｍ MEMINバス１５６に生じるアド
レスは、が論理値０の時クロツ
ク信号BCLKによりカウンタ２００と２０２
にロードされる。もしが論理値
１であれば、カウンタ２００と２０２は直列
の２進カウンタとして作用し、それに記憶さ
れたアドレスはBCLKにより順次増分され
る。更に説明するように、BLCKはCPU１
１４のサイクル速度（例えば、5MHz）で生
じる矩形波のクロツク信号である。カウンタ
２００と２０２のリセツト入力はリセツト信
号に接続され、これによりカウンタ
２００と２０２の内容を０にリセツトさせ
る。

マイクロ命令メモリー１６０について述べ
れば、ROM２０４，２０８，２１２はメモ
リー１６０の頁１からなり、ROM２０６，
２１０，２１４は頁２を含む。ROM２０４
と２０６は、第１と第２のマイクロ命令セグ
メントのビツト０乃至７およびビツト24乃至
31をそれぞれ含む。同様に、ROM２０８と
２１０はビツト８乃至15およびビツト32乃至
39を含み、ROM２１２および２１４はビツ
ト16乃至23およびビツト40乃至47を含む。ゲ
ート２０４と２０６（Ｍ MEMOUTO／24
乃至７／31）のデータ出力はワイヤORさ
れ、Ｍ MEMOUTバス１４８に接続され
る。同様に、ROM２０８と２１０のデータ
出力（Ｍ MEMOUT8／32乃至15／39）お
よびROM２１２と２１４（Ｍ
MEMOUT16／40乃至23／47）のデータ出
力もそれぞれワイヤORされてＭ
MEMOUTバス１４８に接続される。メモ
リー１６０の頁１と頁２の間の選択は、以下
に更に説明するＭ IRB１６４からの信号
PAGE SELECTによつて達成される。
PAGE SELECTは直接ROM２０６，２１
０，２１４の駆動入力側に接続されている。
PAGE SELECTはゲート２１６により反転
され、はROM２０４，２
０８，２１２の入力を駆動するため与えられ
る。

頁１（ROM２０４，２０８，２１２）即
ちメモリー１６０について考えると、各
ROMは512ワード×８ビツト幅のメモリー
からなる。ROM２０４，２０８および２１
２はこれにより28ビツト幅×512ワード長さ
のメモリーからなる。頁２は頁１と同様であ
る。各マイクロ命令は２つの24ビツトのセグ
メントに分割され、これは頁１の連続する場
所即ち偶数アドレスと奇数アドレスに記憶さ
れる。例えば、マイクロ命令２４の第１セグ
メントは場所２４に記憶され、第２のセグメ
ントは場所２５に記憶される。１つの頁の１
つのアドレスの選択は９つのアドレス・ビツ
ト（2⁹＝512）を必要とする。Ｍ PCレジス
タ１５８のアドレス出力はメモリー１６０の
アドレスの８つの最上位ビツトを含む。Ｍ
PCレジスタ１５８のアドレス出力は、従つ
てどの信号の連続する対のアドレス場所でも
選択することができ、即ち１対のメモリー１
６０の場所は１つのマイクロ命令を有する。
メモリー１６０の最下位のアドレス・ビツト
はクロツク信号ACLKにより与えられる。
ACLKは、メモリー１６０の連続する場所、
即ち１つのマイクロ命令の第１と第２のセグ
メントの間で選択する。以下に更に説明する
ように、ACLKはBCLKと同じ周波数の矩形
波クロツク信号であるが、BCLKを反転させ
たもである。BCLK期間の最初の半部では
ACLKは論理値０であり、BCLK期間の２番
目の半部においてはACLKは論理値１であ
る。従つて、1BCLK期間中はACLKは最初
第１のマイクロ命令セグメント（ビツト０乃
至23）を含むメモリー１６０の偶数アドレス
場所を選択する。次に、ACLKは第２のマイ
クロ命令セグメント（ビツト24乃至47）を含
む奇数アドレス・メモリー１６０を選択す
る。このように選択された第１と第２のマイ
クロ命令セグメントはこれにより1BCLKサ
イクルの間にメモリー１６０からＭ
MEMOUTバス１４８へ順次転送される。

第２Ａ図においては、Ｍ IRA１６２と、
Ｍ IRB１４６と、SEQCNTL１６６と、
Ｍ INSTJバツフア１５４と、復号ROM１
４６と、SAGE１４２が示される。Ｍ IRA
１６２は６ビツトのレジスタ２１８乃至２２
４からなり、そのデータ入力はＭ
MEMOUTバス１４８（Ｍ MEMOUT0／
24乃至23／47に接続されている。レジスタ２
１８乃至２２４のクロツク入力はACLKと接
続されている。Ｍ IRB１６４は６ビツト・
レジスタ２２６乃至２３０からなり、そのデ
ータ入力も又Ｍ MEMOUTバス１４８
（Ｍ MEMOUT0／24乃至13／37、22／46、
23／47）に接続される。レジスタ２２６乃至
２３０のクロツク入力はBCLKに接続され
る。Ｍ MEMOUTバス１４８上に現われ
る第１のマイクロ命令セグメント（Ｍ
MEMOUT0乃至23）は、これによりACLK
によつてＭ IRA１６２にロードされる。第
１のマイクロ命令セグメント（Ｍ IRA1乃
至８）のビツト１乃至８は、レジスタ２２２
および２２４からINSTMUX１５０および
ALU１１２に命令ビツトとして与えられる。
レジスタ２２４からのビツト０（Ｍ IRA0）
は、Ｍ IRA1乃至８を表示する駆動信号が
INSTMUX１５０を経てALUINバス１５２
に転送されるべき時INSTRMUX１５０に
与えられる。第１のマイクロ命令セグメント
（Ｍ IRA9乃至23）のビツト９乃至23は無作
為制御信号としてALU１１２に与えられる。
レジスタ２１８乃至２２４のリセツト入力は
リセツト信号側に接続され、これがＭ
IRA１６２の内容を０にリセツトさせる。

第２のマイクロ命令セグメント（Ｍ
MEMOUT24乃至47）は第１のマイクロ命
令セグメントの後Ｍ MEMOUTバス１４
８上に現われ、BCLKによつてＭ IRB１６
４に送られる。レジスタ２２６乃至２３０の
リセツト入力はに接続され、これに
よりＭ IRB１６４の内容が０にリセツトさ
れる。

第２のマイクロ命令のセグメントのビツト
Ｍ IRB24乃至28および33乃至27は無作為制
御信号として使用される。部分的に、これら
のビツトは、マイクロ命令の順次選択を制御
するため前記のテスト条件を規定する。ビツ
トＭ IRB29乃至32はSEQCNTL１６６の
ゲート２３２および２３４に与えられる。こ
れらのビツトは、テスト結果に従つて、前述
の４つの可能な動作のどれを取るべきかを選
択する。ゲート２３２と２３４に対する入力
TESTおよびはテスト結果を表す駆動
信号である。ゲート２３２および２３４の出
力はデコーダ２３６の入力に与えられる。デ
コーダ２３６はゲート２３２と２３４の出力
を復号して４つの可能な信号出力を生じる。
前述の如く、はＭ PCレジス
タ１５８のカウンタ２００と２０２に与えら
れる。は、カウンタ２００と２
０２がＭ MEMINバス１５６からのアドレ
スで並列ロードされるか、これに記憶された
アドレスが増分されるかを決定する。
ENBJMPはＭ INSTJバツフア１５４に与
えられる。はバツフア２３８と２
４０がＭ MEMINバス１５６に対して次の
マイクロ命令の第２のマイクロ命令セグメン
トのビツトＭ MEMOUT38乃至45を転送
することを可能にする。次のマイクロ命令の
第２のセグメント・ビツト38乃至45は、飛越
すべきマイクロ命令を含むメモリー１６０の
アドレスを表示する。信号およ
びはそれぞれSAGE１４２と
復号ROM１４６を可能状態にする。

前述の如く、第２のマイクロ命令セグメン
ト・ビツトＭ IRB４６は、選択信号PAGE
SELECTとしてマイクロ命令メモリー１６
０に与えられる。従つて、各マイクロ命令
は、次の連続するマイクロ命令がメモリー１
６０のページ１又はページ２の何れにおかれ
るかを識別する情報を含んでいる。

第２Ｂ図において、ACLKおよびBCLKを
生成するための回路を示す。フロツプ２４２
乃至２４６は40MHzクロツク信号である
40CLKによりクロツクされる８で除算する
カウンタを構成する。フロツプ２４６のＱと
Ｑの出力はゲート２４８と２５０により反転
されて、対称型の反転された矩形波BCLKお
よびACLK信号を与える。前述の如く、
BCLK期間はCPU１１４サイクル期間（5M
Hz）である。ACLKはBCLK期間の最初の半
部においては論理値０、BCLK期の２番目の
半部においては論理値１である。フロツプ２
４２乃至２４６に対する（プリセツト）セ
ツト入力は、フロツプ２４２乃至２４６の最
初の開始条件をセツトさせる。

マイクロ命令ロジツク１４４の構成および
作用について述べたが、次にメモリー１２４
のリフレツシユ回路について説明する。

３メモリー１２４のリフレツシユ回路（第１
図、第３図、第３Ａ図および第３Ｂ図）Ａメモリー１２４の作用（第１図）メモリー１２４の作用についてはブロツク
図レベルで最初に説明する。次にこの作用
を、メモリー１２４、AREG１２２、
MEMMUX１３４およびCPU１１４のメモ
リー制御回路の望ましい実施態様を示す図の
助けを借りて説明する。

第１図においては、メモリー１２４は32K
ワード（Ｋ＝1024）×16ビツトのメモリーを
構成する。メモリー１２４は、各々が128行
ワード×128列ワードを含む２つの頁として
構成される。メモリー１２４の読出し、書込
み、又はリフレツシユ・サイクル期間は400
ナノ秒である。メモリー１２４の他のアーキ
テクチヤ、パラメータおよび期間も使用でき
るものとする。例えば、メモリー１２４は24
又は32ビツト幅でよく、或いは別の内部構成
（256列×128ワード）でもよい。同様に、メ
モリー１２４のアドレス様式は本文に示した
もの以外でもよい。

前述の如く、ALU１２２は正規の操作中
リフレツシユ・アドレスをメモリー１２４に
与える。各リフレツシユ・サイクルは、メモ
リー１２４の両ページの行全体をリフレツシ
ユする。リフレツシユ・アドレスはALU１
１２レジスタに記憶され、予め定めたリフレ
ツシユ間隔（例えば、12.8マイクロ秒）で増
分されてメモリー１２４に与えられる。

コンピユータ１１０の主電源の故障の際
は、コンピユータ１１０のバツテリ補助電源
が以下に述べる如くメモリー１２４とCPU
１１４のメモリー制御回路に給電する。これ
により、バツテリ補助電源はメモリー１２４
に記憶されたユーザのプログラムおよびデー
タの脱落を阻止する。主電源の異常が生じる
と、ALUレジスタ１１２のレジスタからリ
フレツシユ・アドレスがアドレス・レジスタ
１２２に送られて、ここで記憶される。
CPU１１４のメモリー制御回路はメモリー
１２４のリフレツシユ操作の制御を続行す
る。アドレス・レジスタ１２２におけるリフ
レツシユ・アドレスは各リフレツシユ間隔で
増分されてメモリー１２４に与えられてメモ
リー１２４の連続する列をリフレツシユす
る。

Ｂメモリー１２４の回路（第３図、第３Ａ図
および第３Ｂ図）メモリー１２４、AREG１２２および
MEMMUX１３４、メモリー制御回路の望
ましい実施態様において使用される回路がそ
れぞれ第３Ａ図、第３図および第３Ｂ図に示
され、この順序で説明する。

第３Ａ図において、メモリー１２４は動的
MOSRAMの同様な２バンク３００および３
０２からなる。各バンクはメモリー１２４の
記憶容量の半分を有する。バンク３００にお
いては、バンク３００は16個の同じRAM３
０１からなる。各RAM３０１はバンク３０
０に記憶された各ワードの１ビツトを含み、
内部的に128行×128列の配列として構成され
ている。

係属中の米国特許959038号に示す通り、メ
モリーの読出しと書込みサイクルは、バンク
３００のRAMに対して順次行の列のアドレ
スを与えることにより実施される。１読出し
サイクルにおいては、７ビツトの行アドレス
が最初にバンク３００のRAM３０１のアド
レス入力（A0〜A6）に与えられ、次いで行
アドレス・ストローブ（）信号が続く。
７ビツトの列アドレスは次にバンク３００の
RAM３０１のアドレス入力側にに与えら
れ、次いで列アドレス・ストローブ（）
信号が続く。アドレス指定されたワードを表
す16ビツト情報はこの時バンク３００の
RAM３０１の出力側に現われる（DO0乃至
DO15）。アドレス指定されたワードは、バ
ツフア３０４の駆動入ENBMEMによりバツ
フア３０４を介してMEMOUTバス１３６
に送られる。書込みサイクルにおいては、メ
モリー１２４に書込まれるワードが、デー
タ・レジスタ１２０からバンク３００の
RAM３０１のデータ入力に与えられる
（DATAIN0乃至DATAIN15）。入力
DATAIN0乃至DATAIN15の後には、バン
ク３００のRAM３０１の書込み可能入力側
に対する書込み可能信号（）が続く。

バンク３０２に対する読出しおよび書込み
サイクルは、バンク３００に対する場合と同
様に実行される。バンク３００と３０２間の
選択は、バンク３００又はバンク３０２の何
れかに対してを与えることにより行わ
れる。RASは、AREG１２２からのメモリ
ー１２４のアドレスの１ビツトで選択的にゲ
ートされる。従つてバンク３００と３０２は
共に同じ行および列アドレス入力および
CAS入力を受取る。しかし、バンク３００
又は３０２の一方のみが入力を受取る
のである。

リフレツシユ・サイクルは、行アドレスお
よびのみがバンク３００のRAM３０１
に与えられる点を除いて読出しサイクルと同
じである。従つて、リフレツシユは部分読出
し操作の実行によつて実施される。バンク３
００と３０２は共に、この両バンクが同時に
リフレツシユされるように１つのリフレツシ
ユ・サイクルを実行する時入力を受取
る。

第３図においてはAREG１２２および
MEMMUX１３４が示される。AREG１２
２はカウンタ３０６，３０８と、レジスタ３
１０と、フロツプ３１２からなる。カウンタ
３０６と３０８のデータ入力と、レジスタ３
１０と、フロツプ３１２はALUOUTバス１
１６に接続される。ALUOUTバス１１６か
らALUOUT15に対するアドレス・ビツト
ALUOUT9は行アドレス・ビツトからなる。
ビツトのALUOUT2乃至ALUOUT8は列ア
ドレス・ビツトからなる。アドレス・ビツト
ALUOUT1は、バンク３００又は０２を選
択するためのバンク選択ビツトである。

カウンタ３０６および３０８は各々１つの
フロツプＡおよび３ビツト・カウンタとして
構成される３つのフロツプのグループＢ，Ｃ
およびＤからなる。フロツプＡはデータ入力
Ａと接続され、出力Ｑ１を生じ、クロツク入
力CLK１によりクロツクされる。フロツプ
Ｂ，ＣおよびＤはそれぞれデータ入力Ｂ，
Ｃ，Ｄと接続され、出力Ｑ２，Ｑ３，Ｑ４を
生じ、入力CLK２によりクロツクされる。
カウンタ３０６のフロツプＡ乃至Ｄと、カウ
ンタ３０８のフロツプＢ乃至Ｄは、信号
PFSTART（電源異常開始）によりクロツク
される７ビツト・カウンタとして接続され
る。これらのフロツプは行アドレス・ビツト
ALUOUT9乃至15を受取り、行アドレス出
力ADR9乃至15を与える。カウンタ３０８の
フロツプＡおよび６ビツト・レジスタ３１０
は、列アドレス・ビツトALUOUT2乃至８
を受取り列アドレス出力ADR2乃至８を与え
るための７ビツト・レジスタを構成する。フ
ロツプ３１２は、アドレス・ビツト
ALUOUT1を受取り、バンク３００又は３
０２に対するを選択的に可能状態にす
るための出力ADR1および1を生じる。
カウンタ３０６と３０８およびレジスタ３１
０のリセツト入力はそれぞれリセツト信号
TESTRESETおよびを与えられる。これ
らのリセツト入力は、行および列アドレス・
ビツトを０にリセツトさせる。

通常の操作においては、ALU１１２から
の読出し、書込み、又はリフレツシユ・アド
レスはロード駆動信号（メモリ
ー・アドレス可能）によりAREG１２２に
転送される。カウンタ３０６および３０８か
らの行アドレス・ビツトADR9乃至15は、
MEMMUX１３４における行アドレス・ゲ
ート３１４の入力側に与えられる。同様に列
アドレス・ビツトADR2乃至８は列アドレ
ス・ゲート３１６の入力側に与えられる。バ
ンク選択ビツトADR1およよび1はゲー
ト３１８および３２０の入力側にそれぞれ与
えられる。ゲート３１４の行駆動入力信号
ROWは最初に、行アドレス・ビツトADR9
乃至15をゲート３１４（R0〜R6）および
ORゲート３２２（A0〜A6）を経てバンク
３００および３０２のRAMアドレス入力に
転送するよう動作状態になる。バンク３００
又はバンク３０２は、ゲート３１８および３
２０の駆動入力信号ADR1および1によ
り決定される如き入力を受取る。ROW
はRASが生じた後終了し、ゲート３１６の
列駆動入力信号COLは活動状態になる。列
アドレス・ビツトADR2乃至８はゲート３１
６（C0〜C6）および３２２（A0〜A6）を経
てバンク３００および３０２のRAMアドレ
ス入力に転送される。次にゲート３２４およ
び３２６に対するCASが生じ、バンク３０
０および３０２は入力を受取る。ゲー
ト３２４および３２６は別の入力をそ
れぞれバンク３００および３０２に与えてこ
れらのゲートに対するローデイングを減少さ
せる。CASの発生後COLが終了され、メモ
リー１２４のサイクルが完了する。と
同じように、書込みサイクルの間がゲー
ト３２８および３３０を経てバンク３００お
よび３０２に与えられる。

前記の如く、正規の操作の間リフレツシ
ユ・サイクルは部分的な読出しサイクルを含
む。ALU１１２のレジスタに記憶されたリ
フレツシユ・アドレスはALUOUTバス１１
６に転送される。しかし、リフレツシユ・ア
ドレスは行アドレス情報の７ビツト、即ち
ALUOUT9乃至15のみからなる。
ALUOUT9乃至15はカウンタ３０６および
３０８に送られてADR9乃至15として生じ
る。同時にゲート３３２は入力信号
REFRESHを受取つて信号（行アドレ
ス・ストローブ禁止）を与える。はゲ
ート３２４，３２６，３２８、３３０を禁止
し、これによりメモリー１２４のバンク３０
０および３０２に対するおよびを禁
止する。はフロツプ３１２のセツトお
よびリセツト入力に与えられ、これにより
ADR1および1を論理値１に強制する。
次に、ゲート３１４に対する行入力アドレ
ス・ビツトADR9乃至15をゲート３１４
（R0〜R6）および３２２（A0〜A6）を経て
バンク３００および３０２のアドレス入力側
に転送する。ゲート３１８および３２０に対
するRAS入力は、1およびADR1により
駆動されると、をバンク３００および
３０２の両方に与える。ROWはRASの発生
と同時に終了される。次にCOLが発生させ
られるが、前述の如く、はバンク３０
０と３０２の入力を禁止する。リフレ
ツシユ・サイクルがこの時完了し、バンク３
００および３０２の１行が部分読出しサイク
ルの実行によりリフレツシユされる。

バツテリ補助作用中のメモリー１２４のリ
フレツシユ・サイクルは、リフレツシユ・ア
ドレスがALU１１２から与えられないこと
を除いて、前述の作用と同様である。以下に
説明するメモリー制御回路は、コンピユータ
１１０の主電源からの電源異常を感知する。
リフレツシユ・アドレスはにより
ALU１１２レジスタからカウンタ３０６お
よび３０８に転送される。ゲート３３２に対
する入力信号（電源OFF）は、
CASおよびWEを禁止し、1および
ADR1を論理値１に強制するためをコ
ンピユータ１１０の主電源異常の持続期間中
に生成する。その後、メモリー制御回路は、
各リフレツシユ・サイクル（例、12.8マイク
ロ秒毎に400ナノ秒）の間、信号PFSTART
をカウンタ３０６および３０８に与える。こ
のモードにおいては、カウンタ３０６および
３０８はレジスタではなくカウンタとして作
用し、リフレツシユ・アドレスはこれにより
各リフレツシユ・サイクルの終りに
PFSTARTにより増分される。PFSTART
の間、ROWおよびRASは、リフレツシユ・
アドレス・ビツトADR9乃至15と同様に、前
述の如くバンク３００および３０２に与えら
れる。CASおよびWEは再び禁止される。こ
れにより、メモリー１２４の連続する行は、
各々の連続するリフレツシユ間隔で
PFSTARTの間リフレツシユされる。

リフレツシユ・サイクルの実行中を除い
て、ゲート３１６に対するCOL入力は論理
値１に、又ゲート３１４に対する入力ROW
論理値０に駆動されるのが望ましい。又、列
アドレス情報を含むレジスタ３１０は、コン
ピユータ１１０の主電源からの電力を供給さ
れることが望ましい。こうしてレジスタ３１
０はバツテリ補助操作の間OFFにされる。
この時、抵抗器３３４は、バツテリ補助操作
の間ゲート３１６に対して論理値１の列アド
レス・ビツトADR2乃至７を与える。従つて
リフレツシユ・サイクルの間を除いて、ゲー
ト３１４出力が論理値１、ゲート３１６出力
は論理値０、ゲート３２２の出力は論理値１
である。このため、リフレツシユ・サイクル
が実行されない時バツテリ補助操作中、メモ
リー１２４と、MEMMUX１３４と、
AREG１２２の電力消費量が減少する。

バツテリ補助操作の完了時に、コンピユー
タ１１０は正規の操作を再開する。次に、コ
ンピユータ１１０は、メモリー１２４の全行
が連続的にリフレツシユされるバースト・リ
フレツシユ・サブルーチンを実行することが
望ましい。コンピユータ１１０はこの時前述
の如くメモリー１２４の正規の操作のリフレ
ツシユを再開する。

第３Ｂ図においてはメモリー制御回路が示
される。フロツプ３３６乃至３４４は、メモ
リー制御信号ROW，RAS，COL、および
CASを与える５ビツトのシフト・レジスタ
を構成する。

ゲート３４６，３４８および３５０は、メ
モリーの読出し、書込み、又はリフレツシ
ユ・サイクルが実行される時、フロツプ３３
６のＪ入力側に論理値１を与える。特に、ゲ
ート３４６は、SAGE１４２からの入力
INSTSAGEALC（SAGE、演算論理クラス
命令）がMEMOUTバス１３６上の命令が
メモリーの読出し又は書込み操作を呼出すこ
とを表示する時論理値１を与える。ゲート３
４８は、Ｍ IRB１６４から入力信号Ｍ
IRB２７がメモリーの読出し又は書込みサイ
クルを要求するマイクロ命令を表示する時論
理値１を与える。ゲート３５０に対する入力
信号（テスト開始）が、コンピユ
ータ１１０のテスト・シーケンスの間メモリ
ー１２４の読出しおよび書込みサイクルを開
始する。正規の操作中、メモリー・リフレツ
シユ・サイクルは割込み操作として開始され
る。カウンタ（明瞭化のため図示せず）は、
12.8マイクロ秒毎にリフレツシユ割込み信号
を与える。対応するマイクロ命令シーケンス
は対応するＭ IRB２７入力を与えて前述の
如くメモリー１２４のリフレツシユ・サイク
ルを開始する。

メモリー・サイクルの開始時に、ROW信
号は論理値１となり、COL，RAS，CASは
論理値０となる。フロツプ３３６のＪ入力
は、フロツプ３３６のＱおよび出力が各メ
モリー・サイクルの開始時に200ナノ秒の
MEMSTARTおよび（メモ
リー開始）を与えるようにクロツク入力
5CLK（5MHzクロツク）によりサンプルされ
る。シフト・レジスタ・フロツプ３３８乃至
３４４は40CLK（40MHzクロツク）によりク
ロツクされ、フロツプ３３６の
MEMSTART出力をサンプルする。これに
より、MEMSTARTの発生が論理値１をフ
ロツプ３３８からフロツプ３４４に前進させ
る。RASはこれにより、最初の40CLKパル
スで論理値１となり、MEMSTARTが論理
値０に戻る迄この状態を維持する。２つの
40CLKクロツク・パルス後、COLは論理値
１となり、ROWは論理値０となる。CAS
は、COLが論理値１となつた後１つの
40CLK期間論理値１となる。次に
MEMSTARTが次の5CLKパルスと同時に
終了する。MEMSTARTの終りはゲート３
５２によつて検出される。ゲート３５２の
10CLK（10MHzクロツク）入力がゲート３５
２のMEMSTART入力をサンプルする。ゲ
ート３５１はフロツプ３３８，３４０および
３４２に対してＫ入力を与えて、
MEMSTARTの終りにフロツプ３３８，３
４０，３４２はリセツトされる（即ち、Ｑ出
力は論理値０）ことを保証する。同様に、
10CLKはゲート３５４の（メモ
リー・サイクル終了）をサンプルし、これが
フロツプ３４４のＫ入力を与える。
ENDMEMはメモリー・サイクルの終りを表
示し、フロツプ３４４のＱ出力がメモリー・
サイクルの終りに論理値０にリセツトされる
ことを保証する。フロツプ３３６乃至３４
０，３４４，３５６および３６０（以下に述
べる）の入力をセツトおよびリセツトする信
号（プリセツト）およびは、
メモリー１２４の制御回路をセツトおよびリ
セツトさせる（例、コンピユータ１１０の開
始と同時に）。

フロツプ３５６およびゲート３５８は、コ
ンピユータ１１０の主記憶装置からのコンピ
ユータ１１０の差迫つた電源異常を表示する
回路を有する。コンピユータ１１０の主電源
からのフロツプ３５６のデータ入力信号
PWROK（電源OK）は、このような異常の
継続発生を表示する。PWROKはフロツプ
３５６のクロツク入力信号によ
りサンプルされる。は各々の正
規操作のリフレツシユ・サイクルの開始時に
生じ、前述のリフレツシユ・マイクロ命令シ
ーケンスから与えられる。これにより、フロ
ツプ３５６は、各々の正規操作のリフレツシ
ユ・サイクルの間コンピユータ１１０の主電
源装置の条件をサンプルする。もし主電源異
常が切迫していることをPWROKが表示す
れば、フロツプ３５６出力は
（電源OFF）を与えて電源異常の継続を表示
する。はゲート３５８により反転
されてPWROFFを得る。PWROFFおよび
PWROFFはそれぞれゲート３４６および３
４８に与えられてINSTSAGEALCおよびＭ
IRB２７を禁止する。これにより
PWROFFは、バツテリ補助運転の間メモリ
ー・サイクルのトリガー誤動作を防止する。

バツテリ補助運転の間メモリー制御信号
ROW，RAS，COLおよびCASの生成がフロ
ツプ３６０により制御される。フロツプ３６
０は出力信号PFSTARTおよび
を与える。正規運転の際、ORゲート３６２
を経てフロツプ３６０のリセツト入力に対す
るがを論理値１に、又
PFSTARTを論理値０に強制する。バツテ
リ補助運転の間、フロツプ３６０のデータ入
力MEMHIGH（メモリーがハイ、論理値１）
がフロツプ３６０のクロツク入力信号
REFRQ（リフレツシユ要求）によつてサン
プルされる。REFREQは、クロツク回路
（明瞭にするため図示せず）から与えられ、
メモリー１２４のリフレツシユ間隔（12.8マ
イクロ秒）で生じる。各RFFRQは
PFSTARTを論理値１にさせ、
を論理値０にさせる。前記の如く、
PFSTARTはアドレス・レジスタ１２２の
カウンタ３０６のクロツク入力側に与えられ
る。はゲート３５０の入力側に
与えられて、リフレツシユ・サイクルの間メ
モリー制御信号ROWおよびRASの生成を開
始する。およびROWはゲー
ト３６４の入力側に接続され、このゲートが
ゲート３６２を介してフロツプ３６０のリセ
ツト入力信号を与える。ゲート３６４のリセ
ツト信号は、ROWがリフレツシユ・サイク
ルの間論理値０になる時PFSTARTを終了
し、フロツプ３６０はこれにより次のリフレ
ツシユ・サイクルに備えてリセツトされる。
PFSTARTは又ゲート３６６の入力側にも
与えられ、このゲートの出力はフロツプ３４
２のセツト入力側に接続される。正規の運転
中、ゲート３６６に対するPWROFFはゲー
ト３６６の出力を論理値１に強制する。フロ
ツプ３４２は、従つて、前述の如く正規操作
の間メモリー制御信号を生成するように作用
する。バツテリ補助運転中は、
はゲート３６６の出力をリフレツシユ・サイ
クルの間を除いて論理値０に強制する。これ
により、フロツプ３４２はセツト条件に強制
され、COLは論理値１に、ROWは論理値０
に強制する。前述の如く、この状態は、リフ
レツシユ・サイクルが実行中でなければ
MEMMUX１３４およびメモリー１２４を
小電力状態に強制する。フロツプ３４２のセ
ツト入力は、バツテリ補助リフレツシユ・サ
イクルの開始時にによつて解放
される。この時フロツプ３４２はゲート３５
２からのＫ入力によりリセツトされ、その結
果リフレツシユ・サイクルの開始時に必要と
される如く、COLは論理値０、ROWは論理
値１となる。

メモリー１２４およびメモリー１２４の制
御回路の構成および作用の説明はこれで終
り、次にコンピユータ１１０の先取り回路に
ついて説明する。

４コンピユータ１１０の先取り回路（第１図、
第４図、および第４Ａ図）第１図においては前述の如く、ユーザのプロ
グラムからなる一連のマイクロ命令は一般にメ
モリー１２４に記憶されるる。更に説明するよ
うに、CPU１１４は、その時自ら実行中の命
令のメモリー１２４でのアドレスを記憶するこ
とによりプログラム実行を追跡する。このアド
レスは、現時プログラム・カウント（CPU）
と呼ばれる。CPUは、連続するマクロ命令が
メモリー１２４から呼出されて実行れる時増分
される。CPCは、時現命令実行中に、例えば
CPCに関するメモリー１２４のアドレスを生
成するために使用できる。コンピユータ１１０
の先取り回路は、現時命令の実行中に、CPU
１１４により実行される次の命令がメモリー１
２４から取出されることを許容する。これを行
うためには、ALU１１２が、CPU１１４によ
り実行される次の命令のメモリー１２４のアド
レスを表わす次のプログラム・カウント
（NPC）を生じてこれを与える。

第４図によれば、ALU１１２のビツトのス
ライス４００の部分ブロツク図が示される。こ
のようなビツト・スライス４００は各々、情報
の４つの２進ビツトについて８つの演算論理操
作を行うことができる。ALU１１２は並列に
接続された４つのこのようなビツト・スライス
４００を含む。各ビツトスライス４００は、１
６の個々にアドレス指定可能なレジスタからな
るランダム・アクセス・メモリー（RAM）４
０２を含む。アドレス入力A0乃至A3およびB0
乃至B3は、16のレジスタの内の２つがそれぞ
れＡおよびＢレジスタとして選択されることを
可能にする。このように選択されるＡとＢのレ
ジスタの内容はそれぞれデータ出力ＡとＢに現
われる。次にソース・セレクタ４０４は、演算
論理装置４０６のデータ入力ＲとＳに接続され
るようにRAM４０２のデータ出力ＡとＢ、又
は他の３つのデータ・ソースの何れかを選択す
る。他のデータ・ソースは、外部データ入力
D0乃至D3、論理値０の４０７およびレジスタ
４０８の出力を含む。ALU４０６は、データ
入力ＲおよびＳについて８つの可能な演算論理
操作のどれかを行つて出力Ｆを与えることがで
きる。この時出力セレクタ４１０は、ビツト・
スライス４００の出力Y0乃至Y3としてALU４
０６出力Ｆ又はRAM列４０２のデータ出力Ａ
を選択することができる。ALU４０６の出力
Ｆは、RAMシフトレジスタ４１２を経て
RAM４０２レジスタ転送され、或いはレジス
タ４０８に転送され得る。レジスタ４０８の出
力はシフトレジスタ４１６によりビツトのシフ
トが行われ、レジスタ４０８の入力側に再び送
られ得る。これによりALU１１２の４つのビ
ツト・スライス４００はALU１１２が情報の
16の２進ビツトについて８つの演算論理操作の
内のどれかを行うことを可能にする。特に、こ
れによりALU１１２は16の16ビツト・レジス
タを含むことになる。

２つのALU１１２レジスタは、CPCおよび
NPCの記憶用に専用化される。作用において
は、CPCは第１のレジスタに、又NPCは第２
のレジスタに記憶されるものとすれば、第２の
レジスタはレジスタＡとして選択され得る。次
に、NPCはALUOUTバス１１６上に現われ
る。NPCはこの時次のマクロ命令を
MEMOUTバス１３６に生じさせるようメモ
リー１２４をアドレス指定することができる。
次のマクロ命令は、この時IR１４０に転送さ
れる。次のマクロ命令の実行の開始時に、
NPCはこの次のマクロ命令のCPCとなり、新
しいNPCが生成されねばならない。前のNPC
は第２のレジスタに残留して新しいCPCとな
り、又第２のレジスタからソース・セレクタ４
０４を経てALU４０６に読込まれる。前の
NPCは、この時増分されて新しいNPCを生成
し、これはALU４０６の出力Ｆから新しい
NPCになるよう第１のレジスタに転送される。

これにより、第１および第２のレジスタは
各々の連続するマクロ命令を伴つてNPCおよ
びCPCを交互に含む。各場合、前のNPCは新
しいCPCとなる。前のNPCが増分されて新し
いNPCを生じる増分量は、次のマクロ命令の
メモリー１２４のアドレスによつて決定され
る。もしマクロ命令がメモリー１２４のアドレ
スから呼出されつつあれば、前の各NPCは１
だけ増分されて新しいNPCを生じる。前の
NPCは１以上増分され得る、例えば、新しい
メモリー１２４のアドレスはスキツプ又は飛越
しにより決定される、即ち間接アドレスとな
る。

第４Ａ図においては、ALU１１２のビツ
ト・スライス４００に対するアドレス入力A0
乃至A3およびB0乃至B3を生成するための回路
が示される。第１と第２のレジスタは、そのア
ドレスが唯１つのビツトにおいてのみ異なるよ
うに選択されることが望ましい。例えば、第１
のレジスタは２進アドレス１０１１を有し、第
２のレジスタは２進アドレス１１１１を有し、
そのアドレスはビツト２においてのみ異なる。
第１又は第２のレジスタの何れかを選択する回
路はこれにより簡素化される。RAM４０２の
アドレス・ビツトA0、B0、A1、B1、A3およ
びB3は、第１および第２のレジスタのどれが
NPC又はCPCを含むかの関数ではない。これ
らのRAM４０２のアドレス入力は、従つて、
マルチプレクサ４１８および４２０とゲート４
２２および４２４からなるランダムロジツクに
より与えられる。このロジツクは、ALU１１
２のRAM４０２をアドレス指定するため使用
されるIR１４０、Ｍ IRA１６２、Ｍ IRB１
６４からの特定のビツトによつて決定される。
このロジツクは従つて、特定のマイクロ命令セ
ツトの特定の関数であり、これ以上論述しない
が、当業者にとつてはこのようなロジツクの構
成は周知である。ゲート４２６乃至４３２は、
RAM４００のアドレス・ビツトA2およびB2
を生成し、同様に特定のマイクロ命令セツトの
関数である。しかし、ゲート４２６および４２
８は、NPCが第１又は第２のレジスタのどち
らにあるかを表示する入力信号SELPC（選択
PC）を有する。前述の如く、第１又は第２の
レジスタはレジスタＡ又はレジスタＢとして選
択することができる。第１又は第２のレジスタ
がこのように選択される時、SELPCはレジス
タのアドレス・ビツト２が１であるか又は零で
あるかを決定する。SELPCはフロツプ４３４
のＱ出力から与えられる。フロツプ４３４の
出力はフロツプ４３４のデータ入力に接続さ
れ、その結果SELPCはフロツプ４３４が入力
信号（クロツク命令レジスタ）により
クロツクされる時交互に１および０になる。
CLKIRは、MEMOUTバス１３６からIR１４
０にマクロ命令をロードするためのIR１４０
に対するクロツク信号である。従つて、
SELPC、連続するマクロ命令がIR１４０にロ
ードされる時、論理値１と０の間で交番する。
この時、SELPC、第１と第２のレジスタに交
互に存在するNPCが第１のレジスタにあるか
第２のレジスタにあるかを表示する。

コンピユータ１１０の先取り回路の構成およ
び作用の論述はこれで終る。マイクロ命令ロジ
ツク１４４と、メモリー１２４と、メモリー１
２４の制御回路およびコンピユータ１１０の先
取り回路の構成および作用について述べたが、
コンピユータ一１１０のある特徴については次
項で要約する。

５コンピユータ１１０の特徴の要約コンピユータ１１０の特徴のあるものについ
ては説明したが、それらの特徴は下記の如くで
ある。

第１に、マイクロ命令のマイクロ命令セグメ
ントへの分割、マイクロ命令メモリー１６０に
おけるこのようなセグメントの記憶、マイクロ
命令のこのような各セグメントに対する別個の
マイクロ命令レジスタの提供、および完全なマ
イクロ命令を有効にアセンブルするためマイク
ロ命令レジスタへのマイクロ命令セグメントの
順次の転送である。これによつて、マイクロ命
令は、時間多重化メモリー１６０の物理的アド
レス・スペースによりマイクロ命令メモリー１
６０の物理的構造へ有効にパツクすることがで
きる。これにより、マイクロ命令構成はメモリ
ー１６０の物理的構造にマツチするように仕立
てられる。一般に、各マイクロ命令は整数Ｎ個
のマイクロ命令セグメントに分割することがで
きる。各セグメントの幅は、１つのメモリー１
６０の記憶場所の幅と等しいか、あるいはこれ
より小さい。メモリー１６０の長さは、これに
記憶されるマイクロ命令の数の少なくともＮ倍
であることが望ましい。マイクロ命令セグメン
トは、アドレス指定を簡素化するため予め定め
られた順序でメモリー１６０に記憶されること
が望ましい。マイクロ命令の各セグメントに対
して１つの個々のマイクロ命令レジスタがあ
る。１つのマイクロ命令を含む個々のセグメン
トは、メモリー１６０からマイクロ命令レジス
タに対して時間的に順次予め定めた順序で転送
される。マイクロ命令セグメントの転送は１つ
のCPUサイクル内で実施されることが望まし
く、従つてメモリー１６０のアクセス時間は
１／Ｎ×CPUサイクル期間よりも小であるこ
とが望ましい。

第２に、マイクロ命令のシーケンスの連続す
るマイクロ命令を選択するための制御信号を提
供するあるマイクロ命令セグメントの使用であ
る。これは、連続するマイクロ命令を選択する
ため必要な回路を簡素化する。連続するマイク
ロ命令の選択に必要な時間はこうして短縮され
る。このため前述の如く、メモリー１６０およ
びマイクロ命令の構成における柔軟性を更に大
きくし、マイクロ命令の実行速度を増大する。

第３に、アドレス・レジスタ（AREG）１
２２における２重モード（カウンタ／レジス
タ）の記憶装置の使用である。メモリー１２４
のリフレツシユ・アドレスの生成は、これによ
り、コンピユータ１１０がバツテリ補助運転に
入る時、ALU１１２からAREG１２２に転送
され得る。このため、バツテリ補助運転中メモ
リー１２４のリフレツシユを維持するため必要
な回路を簡単にする。

第４の特徴は、その時のプログラム・カウン
ト（CPL）およびその次のプログラム・カウ
ント（NPL）を同時に記憶する２重ALU１１
２レジスタの使用である。実行されるべき次の
命令は、これによつてNPCによりメモリー１
２４から取出され、CPCは現時命令の実行中
に使用することができる。連続する命令の実行
に必要な時間はこうして短縮され、命令先取り
の実施に必要な回路が簡素化される。

本発明の望ましい実施態様の記述はこれで完
了する。本発明は、その主旨又は特有の特質か
ら逸脱することなく更に別の形態で実施するこ
とができる。例えば、マイクロ命令メモリー１
６０は長さと幅の変更が可能であり、他の内部
構成をとることができる。例えば、メモリー１
６０は幅が12ビツト、長さが1024ワードであ
り、１つの頁のメモリーとして構成できる。同
様に、各マイクロ命令は、例えば56又は16ビツ
トを保有し、別の方法でセグメント化すること
ができる。１つのマイクロ命令のセグメントは
連続するメモリー１６０の場所に記憶される必
要はなく、例えばあるインターリーブ方式で記
憶してもよい。同様に、メモリー１２４は別の
容量のものでよく、又異なる方法で構成され、
アドレス指定され得る。メモリー１２４は本文
に述べたものと異なる制御信号およびシーケン
スを用いることができ、メモリーのアドレス・
レジスタ１２２の他の構成を用いてもよい。更
に、その時のプログラム・カウントおよび新し
いプログラム・カウントを記憶するための先取
りレジスタはALU１１２の一部ではなくこれ
と別個のものとしてもよい。同様に、NPCお
よびCPCの増分はALU１１２のビツト・スラ
イス４００以外の回路によつても実施すること
ができる。このように、本発明の本実施例はあ
らゆる意味で例示のためであつてこれに限定す
るものと考えるべきものでなく、本発明の範囲
は本文の説明によらず頭書の特許請求の範囲に
より示され、特許請求の範囲およびその相当の
意味および範囲に該当する全ての変更は従つて
この特許請求の範囲内に包含されるべきものと
する。

【図面の簡単な説明】

第１図は本発明を実施したコンピユータの詳細
なブロツク図、第２図はコンピユータのマイクロ
命令メモリーを示す図、第２Ａ図はシーケンス制
御回路を含むコンピユータのマイクロ命令ロジツ
クを示す図、第２Ｂ図は第２図および第２Ａ図に
示されるマイクロ命令メモリーおよび論理回路に
より使用されるクロツク信号を生成する回路を示
す図、第３図はコンピユータのメモリー・アドレ
ス回路を示す図、第３Ａ図はコンピユータのメモ
リーを示す図、第３Ｂ図はコンピユータのメモリ
ー制御回路を示す図、第４図はコンピユータのプ
ロセサの一部を示す部分ブロツク図、および第４
Ａ図は命令先取りアドレス回路を示す図である。１１０……デイジタル・コンピユータ、１１２
……演算論理装置（ALU）、１１４……中央処理
装置（CPU）、１１６……ALU出力バス
（ALUOUT）、１１８……スクラツチパツド・メ
モリー（SPMEM）、１２０……データ・レジス
タ（DREG）、１２２……アドレス・レジスタ
（AREG）、１２４……メモリー、１２６……非
同期汎用レシーバ／トランスミツタ（UART）、
１２８Ａ……データ入出力（DI／Ｏ）バツフア、
１３０……Ｉ／Ｏインターフエース回路、１３２
……制御卓読出し専用メモリー（ROM）、１３
４……メモリー・マルチプレクサ
（MEMMUX）、１３６……MEMOUTバス、１
３８……MEMOUTレジスタ（MEMREG）、１
４０……命令レジスタ（IR）、１４２……開始ア
ドレスゼネレータ（SAGE）、１４４……マイク
ロ命令ロジツク、１４６……復号ROM、１４８
……マイクロ命令メモリー出力（MEMOUT）
バス、１５０……命令マルチプレクサ
（INSTMUX）、１５２……ALU入力（ALUIN）
バス、１５４……マイクロ命令飛越し（Ｍ
INSTJ）バツフア、１５６……マイクロ命令メ
モリー入力（Ｍ MEMIN）バス、１５８……マ
イクロプログラム・カウンタ（Ｍ PC）レジス
タ、１６０……マイクロ命令メモリー、１６２…
…マイクロ命令レジスタＡ（Ｍ IRA）、１６４…
…マイクロ命令レジスタＢ（Ｍ IRB）、１６６…
…シーケンス制御装置（SEQCNTL）、１６８…
…ASCII Ｉ／Ｏチヤネル、１７０……データ
Ｉ／Ｏバス、２００，２０２……カウンタ、２０
４，２０６，２０８，２１０，２１２，２１４…
…ROM、２１８，２２０，２２２，２２４，２
２６，２２７，２２８，２３０……レジスタ、２
３２，２３４……ゲート、２３６……デコーダ、
２３８，２４０……バツフア、２４２，２４４，
２４６……フロツプ、２４８，２５０……ゲー
ト、３００，３０２……バンク、３０１……
RAM、３０４……バツフア、３０６，３０８…
…カウンタ、３１０……レジスタ、３１２……フ
ロツプ、３１４，３１６，３１８，３２０，３２
２，３２４，３２６，３２８，３３０，３３２…
…ゲート、３３４……レジスタ、３３６，３３
８，３４０，３４２，３４４，３４６，３４８，
３５０，３５２，３５４，３５６，３６０……フ
ロツプ、３５８，３６２，３６４，３６６……ゲ
ート、４００……ビツト・スライス、４０２……
RAM、４０４……ソース・セレクタ、４０６…
…演算論理装置、４０８……レジスタ、４１０…
…出力セレクタ、４１２，４１６……シフトレジ
スタ、４１８，４２０……マルチプレクサ、４２
２，４２４，４２６，４２８，４３０，４３２…
…ゲート、４３４……フロツプ。

Claims

【特許請求の範囲】１デイジタルデータ信号を処理するプロセサ装
置と、システムの制御の際に前記プロセサ装置に
よつて使用される少くとも命令を記憶する複数の
記憶位置を含む記憶装置と、前記プロセサ装置の
出力から前記記憶装置の入力に接続され、メモリ
ー入力信号を前記プロセサ装置から前記記憶装置
に導くプロセサ出力バス装置と、前記記憶装置の
出力から前記プロセサ装置の入力に接続され、前
記命令を含むメモリー出力信号を前記記憶装置か
ら前記プロセサ装置へ導くメモリー出力バス装置
とを含み、前記プロセサ装置は前記命令の内の所
定のものに応答して、その内の所定のものがプロ
グラム・カウントを表示している前記メモリー入
力信号を供給する装置を含み、前記プログラム・
カウントの各々は対応する記憶装置の前記記憶位
置を表示しており、前記記憶装置は前記プログラ
ム・カウントを表示している前記メモリー入力信
号に応答して前記対応する記憶位置内に記憶され
た前記命令を表示する前記対応するメモリー出力
信号を前記メモリー出力バス装置に供給するデイ
ジタル・コンピユータ・システムにおいて、前記
プロセサ装置は命令先取り装置を含み、この命令
先取り装置が、 (1)前記プロセサ装置によつて現在使用されてい
る第１の前記命令を含む第１の前記記憶位置を表
す現在のプログラム・カウントと、(2)前記プロセ
サ装置によつて次に使用される第２の前記命令を
含む第２の前記記憶位置を表す次のプログラム・
カウントとを表示している前記メモリー入力信号
の前記所定のものを受信し且つ記憶する第１およ
び第２のレジスタ装置と、前記プロセサ装置の出力と前記第１および第２
のレジスタ装置の出力から接続された入力と、前
記プロセサ出力バス装置に接続された出力を有
し、前記第１の命令が使用される時前記記憶装置
に前記第２の命令を要求する為に前記次のプログ
ラム・カウントを表示する前記メモリー入力信号
の内の所定のものを前記プロセサ出力バスに供給
する様に前記プロセサ装置の作用に応答する装置
と、前記プロセサ装置の前記出力からおよび前記第
１および第２のレジスタ装置の入力に接続され
た、前記第１の命令が使用された後に前記第１お
よび第２のレジスタ装置に新しい前記現在のおよ
び次のプログラム・カウントを供給する様に前記
プロセサ装置の作用に応答する装置とを含み、こ
の新しい現在のおよび次のプログラム・カウント
を供給する装置が、前記プロセサ装置の前記出力から接続され前記
プロセサ装置の作用に応答し、且つ(a)前記現在の
プログラム・カウントを記憶するための前記第１
および第２のレジスタ装置の一方および(b)前記次
のプログラム・カウントを記憶するための前記第
１および第２のレジスタ装置の他方を交互に選択
するめた、選択制御信号を供給する出力を有する
装置と、前記プロセサ装置の前記出力から、前記第１お
よび第２のレジスタ装置の前記出力からおよび前
記選択制御信号出力から接続され、且つ前記第１
および第２のレジスタ装置の入力に接続された出
力を有し、(a)前記第１および第２のレジスタ装置
から前記次のプログラム・カウントを受信し、(b)
前記次のプログラム・カウントを増加し、(c)前記
増加された次のプログラム・カウントを前記新し
い次のプログラム・カウントを記憶するために選
択された前記第１および第２のレジスタ装置の前
記一方に供給する様に前記選択装置の作用と前記
プロセサ装置の作用に応答する装置とを含み、前記次のプログラム・カウントが、前記新しい
現在のプログラム・カウントとなるべく前記次の
プログラム・カウントを記憶する様に選択された
前記第１および第２のレジスタ装置の前記一方に
記憶されて維持される、ことを特徴とするデイジタル・コンピユータ・シ
ステムの命令先取り装置。