JPH0116673B2 - - Google Patents
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- JPH0116673B2 JPH0116673B2 JP16176083A JP16176083A JPH0116673B2 JP H0116673 B2 JPH0116673 B2 JP H0116673B2 JP 16176083 A JP16176083 A JP 16176083A JP 16176083 A JP16176083 A JP 16176083A JP H0116673 B2 JPH0116673 B2 JP H0116673B2
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- JP
- Japan
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- character
- bit
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- bit string
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/485—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes
- B41J2/505—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements
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Description
【発明の詳細な説明】
本発明はドツトプリンタ、特にキヤラクタ・ジ
エネレータに縦方向縮小文字用の文字パタンを有
することなく、普通文字パタンより縦方向縮小文
字用の２種類の印字パタンを編集し、これら印字
パタンに対応する各文字を重ねて印字することに
より、普通文字パタンに対応する文字に対して1/
２に縦方向に縮小された文字を印字できるように
したドツトプリンタに関するものである。
エネレータに縦方向縮小文字用の文字パタンを有
することなく、普通文字パタンより縦方向縮小文
字用の２種類の印字パタンを編集し、これら印字
パタンに対応する各文字を重ねて印字することに
より、普通文字パタンに対応する文字に対して1/
２に縦方向に縮小された文字を印字できるように
したドツトプリンタに関するものである。
縦方向の縮小文字を印字できる従来のドツトプ
リンタでは、縮小文字用の文字パタンをキヤラク
タ・ジエネレータに格納しており、この文字パタ
ンを読出して対応する縮小文字を印字している。
このような従来のドツトプリンタの欠点を述べる
に当り、ドツトプリンタの基本的構造を第１図に
基づいて説明する。
リンタでは、縮小文字用の文字パタンをキヤラク
タ・ジエネレータに格納しており、この文字パタ
ンを読出して対応する縮小文字を印字している。
このような従来のドツトプリンタの欠点を述べる
に当り、ドツトプリンタの基本的構造を第１図に
基づいて説明する。
図中１は、ドツトプリンタが動作する際に、各
種演算や入出力制御を行う中央処理装置（CPU）
である。
種演算や入出力制御を行う中央処理装置（CPU）
である。
２は、ドツトプリンタとホストCPU（図示せ
ず）との信号の授受を仲介するインターフエイス
（Ｉ／Ｆ）である。
ず）との信号の授受を仲介するインターフエイス
（Ｉ／Ｆ）である。
３は、受信データの一時保持や印字データの編
集作業を行うランダム・アクセス・メモリ
（RAM）である。
集作業を行うランダム・アクセス・メモリ
（RAM）である。
４は、CPU１に演算等の作業を行わせるプロ
グラムを格納する読取り専用メモリ（ROM）で
ある。
グラムを格納する読取り専用メモリ（ROM）で
ある。
５は、文字パタンを記憶するキヤラクタ・ジエ
ネレータ（C.G.）である。
ネレータ（C.G.）である。
６は、プリンタの用紙切れ、カバーの開放など
を検出するセンサである。
を検出するセンサである。
７は、印字のために印字用紙にインパクトを与
えるピンを有する印字ヘツドである。
えるピンを有する印字ヘツドである。
８は、印字ヘツド７のピンをCPU１の制御に
従つて駆動する印字ヘツド駆動回路である。
従つて駆動する印字ヘツド駆動回路である。
９は、印字ヘツドを搭載したキヤリツジを移動
させるキヤリツジ・モータである。
させるキヤリツジ・モータである。
１０は、このキヤリツジ・モータをCPU１の
制御に従つて駆動するキヤリツジ・モータ駆動回
路である。
制御に従つて駆動するキヤリツジ・モータ駆動回
路である。
１１は、印字用紙を紙送りするためのラインフ
イード・モータである。
イード・モータである。
１２は、このラインフイード・モータをCPU
１の制御に従つて駆動するラインフイード・モー
タ駆動回路である。
１の制御に従つて駆動するラインフイード・モー
タ駆動回路である。
１３は、プリントの状態を表示する表示素子で
ある。
ある。
以上のような構成のドツトプリンタにおいて、
印字ヘツド７が、第２図に示すような一直線状に
等間隔に配置されたドツト印字用の８本のピン
P7，P6…P0を有し、８×８のドツト数より成る
文字を印字する場合、CPU１はキヤラクタ・ジ
エネレータ５の記憶領域をアクセスして文字パタ
ンを読取り、印字ヘツド７のピンを駆動して読取
つた文字パタンに対応する文字を印字する。
印字ヘツド７が、第２図に示すような一直線状に
等間隔に配置されたドツト印字用の８本のピン
P7，P6…P0を有し、８×８のドツト数より成る
文字を印字する場合、CPU１はキヤラクタ・ジ
エネレータ５の記憶領域をアクセスして文字パタ
ンを読取り、印字ヘツド７のピンを駆動して読取
つた文字パタンに対応する文字を印字する。
例えば、文字「Ａ」を印字する場合、キヤラク
タ・ジエネレータ５に記憶されている文字パタン
は第３図に示すように２進数の８行×８列より成
るマトリツクス状ビツト配列である。第３図にお
いて、縦方向の２進数の列を、以後、ビツト列と
いう。各ビツト列の８ビツト２進数は、キヤラク
タ・ジエネレータの同一番地に記憶されている。
例えば、左側から１列目のビツト列00111110は或
る番地に記憶されており、２列目のビツト列
01001000は他の番地に記憶されている。
タ・ジエネレータ５に記憶されている文字パタン
は第３図に示すように２進数の８行×８列より成
るマトリツクス状ビツト配列である。第３図にお
いて、縦方向の２進数の列を、以後、ビツト列と
いう。各ビツト列の８ビツト２進数は、キヤラク
タ・ジエネレータの同一番地に記憶されている。
例えば、左側から１列目のビツト列00111110は或
る番地に記憶されており、２列目のビツト列
01001000は他の番地に記憶されている。
これら各ビツト列の８ビツト２進数を第３図に
おいて上の行から順次ビツト７、ビツト６…ビツ
ト０と呼ぶものとする。これら各ビツトは、ピン
P7〜P0のそれぞれに対応しており、ピン駆動を
指示する。“１”に対応するピンは駆動されてド
ツトを印字し、“０”に対応するピンは駆動され
ない。第３図の文字パタンの左から１列目のビツ
ト列について見ると、ビツト７は“０”であり対
応するピンP7は駆動されず、ビツト６は“０”
であり対応するピンP6は駆動されず、ビツト５
は“１”であり対応するピンP5は駆動され、ビ
ツト４は“１”であり対応するピンP4は駆動さ
れ、…、ビツト０は“０”であり対応するピン
P0は駆動されない。以上の動作は、１列目、２
列目…８列目の各ビツト列について順次行われ、
第４図に示す文字「Ａ」が最終的に印字される。
第４図において、長方形１４は８×８個のドツト
区画１５より成る文字区画を示し、〇印はインパ
クトされたドツトを示す。
おいて上の行から順次ビツト７、ビツト６…ビツ
ト０と呼ぶものとする。これら各ビツトは、ピン
P7〜P0のそれぞれに対応しており、ピン駆動を
指示する。“１”に対応するピンは駆動されてド
ツトを印字し、“０”に対応するピンは駆動され
ない。第３図の文字パタンの左から１列目のビツ
ト列について見ると、ビツト７は“０”であり対
応するピンP7は駆動されず、ビツト６は“０”
であり対応するピンP6は駆動されず、ビツト５
は“１”であり対応するピンP5は駆動され、ビ
ツト４は“１”であり対応するピンP4は駆動さ
れ、…、ビツト０は“０”であり対応するピン
P0は駆動されない。以上の動作は、１列目、２
列目…８列目の各ビツト列について順次行われ、
第４図に示す文字「Ａ」が最終的に印字される。
第４図において、長方形１４は８×８個のドツト
区画１５より成る文字区画を示し、〇印はインパ
クトされたドツトを示す。
第４図に示す文字「Ａ」と同じドツト数であつ
て、第５図に示すようにドツトとドツトとが一部
において重なるように縦方向に1/2に縮小された
文字を印字する場合には、キヤラクタ・ジエネレ
ータ５は、第３図の普通文字パタンとは別に、第
６図および第７図に示す２種類の印字パタンを有
し、各パタンに対応する文字を重ねて印字するこ
とによつて縮小文字を得ている。まず最初に、第
６図の文字パタンに対応する第８図に示す文字を
印字した後、CPU１によりラインフイード・モ
ータ駆動回路１２を制御してラインフイード・モ
ータ１１を駆動し、第２図に示す印字ピンのピン
間隔ｌの1/2の距離にわたつて紙送りした後、第
８図の印字文字に重ねて、第７図の文字パタンに
対応する第９図の文字を印字して、第５図のよう
に印字された1/2縮小文字を得ている。
て、第５図に示すようにドツトとドツトとが一部
において重なるように縦方向に1/2に縮小された
文字を印字する場合には、キヤラクタ・ジエネレ
ータ５は、第３図の普通文字パタンとは別に、第
６図および第７図に示す２種類の印字パタンを有
し、各パタンに対応する文字を重ねて印字するこ
とによつて縮小文字を得ている。まず最初に、第
６図の文字パタンに対応する第８図に示す文字を
印字した後、CPU１によりラインフイード・モ
ータ駆動回路１２を制御してラインフイード・モ
ータ１１を駆動し、第２図に示す印字ピンのピン
間隔ｌの1/2の距離にわたつて紙送りした後、第
８図の印字文字に重ねて、第７図の文字パタンに
対応する第９図の文字を印字して、第５図のよう
に印字された1/2縮小文字を得ている。
このような従来のドツトプリンタによれば、キ
ヤラクタ・ジエネレータは普通文字パタンの外
に、縮小文字用の特殊な文字パタンを有さなけれ
ばならず、このためキヤラクタ・ジエネレータの
記憶容量が大きくなり、プリンタの価格も高くな
るという欠点があつた。
ヤラクタ・ジエネレータは普通文字パタンの外
に、縮小文字用の特殊な文字パタンを有さなけれ
ばならず、このためキヤラクタ・ジエネレータの
記憶容量が大きくなり、プリンタの価格も高くな
るという欠点があつた。
本発明の目的は、キヤラクタ・ジエネレータの
格納する普通文字パタンから縮小文字用の２種類
の印字パタンを編集し、これら印字パタンに基づ
いて縮小文字を印字することができる、したがつ
て大容量のキヤラクタ・ジエネレータを必要とし
ないドツトプリンタを提供することにある。
格納する普通文字パタンから縮小文字用の２種類
の印字パタンを編集し、これら印字パタンに基づ
いて縮小文字を印字することができる、したがつ
て大容量のキヤラクタ・ジエネレータを必要とし
ないドツトプリンタを提供することにある。
本発明は、２進数のマトリツクス状ビツト配列
で表される文字パタンを記憶するキヤラクタ・ジ
エネレータと、 このキヤラクタ・ジエネレータから文字パタン
を読取り、等間隔かつ直線状に配列された複数の
印字ピンを有する印字ヘツドを駆動するための印
字ヘツド駆動回路を制御する第１制御手段と、 印字用紙を送るラインフイード・モータを駆動
するためのラインフイード・モータ駆動回路を制
御する第２制御手段と、 を具えるドツトプリンタにおいて、 前記キヤラクタ・ジエネレータから普通文字パ
タンのマトリツクス状ビツト配列のビツト列を１
列ごとに順次書込む第１データ保持部と、 この第１データ保持部に書込まれたビツト列を
構成する複数ビツトを、奇数ビツトと偶数ビツト
とに分けて奇数ビツト列と偶数ビツト列とを構成
し、奇数ビツト列および偶数ビツト列を構成する
各ビツトが“１”または“０”であるかを奇数ビ
ツト列および偶数ビツト列ごとに順次判断する判
断手段と、 前記奇数ビツト列の前記判断および前記偶数ビ
ツト列の前記判断に基づいて、これら判断ごとに
内容が設定される第２データ保持部と、 この第２データ保持部の内容を読取つて、１種
類の普通文字パタンに対して２種類の縮小文字用
第１および第２印字パタンを編集した結果を格納
するランダム・アクセス・メモリとを具え、 第１制御手段が、前記印字ヘツド制御回路を制
御して前記ランダム・アクセス・メモリにおいて
編集された第１印字パタンに対応する文字を印字
用紙に印字し、次に第２制御手段が前記ラインフ
イード・モータ駆動回路を制御して、前記印字ピ
ンの間隔の1/2に相当する距離だけ印字用紙を紙
送りした後、第１制御手段が、前記印字ヘツド駆
動回路を制御して前記ランダム・アクセス・メモ
リにおいて編集された第２印字パタンに対応する
文字を既に印字された前記文字に重ねて印字し、
前記普通文字パタンに対応する文字に対して縦方
向に縮小された文字を印字することを特徴とする
ものである。
で表される文字パタンを記憶するキヤラクタ・ジ
エネレータと、 このキヤラクタ・ジエネレータから文字パタン
を読取り、等間隔かつ直線状に配列された複数の
印字ピンを有する印字ヘツドを駆動するための印
字ヘツド駆動回路を制御する第１制御手段と、 印字用紙を送るラインフイード・モータを駆動
するためのラインフイード・モータ駆動回路を制
御する第２制御手段と、 を具えるドツトプリンタにおいて、 前記キヤラクタ・ジエネレータから普通文字パ
タンのマトリツクス状ビツト配列のビツト列を１
列ごとに順次書込む第１データ保持部と、 この第１データ保持部に書込まれたビツト列を
構成する複数ビツトを、奇数ビツトと偶数ビツト
とに分けて奇数ビツト列と偶数ビツト列とを構成
し、奇数ビツト列および偶数ビツト列を構成する
各ビツトが“１”または“０”であるかを奇数ビ
ツト列および偶数ビツト列ごとに順次判断する判
断手段と、 前記奇数ビツト列の前記判断および前記偶数ビ
ツト列の前記判断に基づいて、これら判断ごとに
内容が設定される第２データ保持部と、 この第２データ保持部の内容を読取つて、１種
類の普通文字パタンに対して２種類の縮小文字用
第１および第２印字パタンを編集した結果を格納
するランダム・アクセス・メモリとを具え、 第１制御手段が、前記印字ヘツド制御回路を制
御して前記ランダム・アクセス・メモリにおいて
編集された第１印字パタンに対応する文字を印字
用紙に印字し、次に第２制御手段が前記ラインフ
イード・モータ駆動回路を制御して、前記印字ピ
ンの間隔の1/2に相当する距離だけ印字用紙を紙
送りした後、第１制御手段が、前記印字ヘツド駆
動回路を制御して前記ランダム・アクセス・メモ
リにおいて編集された第２印字パタンに対応する
文字を既に印字された前記文字に重ねて印字し、
前記普通文字パタンに対応する文字に対して縦方
向に縮小された文字を印字することを特徴とする
ものである。
以下、図面に基づいて本発明を説明する。
第１０図は、本発明ドツトプリンタの構成を示
すブロツク図である。このブロツク図は、CPU
によつて実現される機能を手段としてブロツクに
より表わしている。図中、第１図と同じ要素には
同一の番号を付して示す。
すブロツク図である。このブロツク図は、CPU
によつて実現される機能を手段としてブロツクに
より表わしている。図中、第１図と同じ要素には
同一の番号を付して示す。
図中、５は普通文字パターンを格納するキヤラ
クタ・ジエネレータ（C.G.）、１７はこのキヤラ
クタ・ジエネレータから普通文字パタンのビツト
列が順次書込まれる第１レジスタ、１８は第１レ
ジスタに書込まれたビツト列を奇数番目のビツト
と偶数番目のビツトとに分け、それぞれについて
“１”か“０”かを判断する判断手段、１９はこ
れら判断に基づいて内容を設定する第２レジス
タ、３は第２レジスタの出力から縮小文字用の２
種類の印字パタンを偏集するRAM、２０はキヤ
ラクタ・ジエネレータ５またはRAM３からの普
通文字パタンまたは縮小文字用の印字パタンに従
つて印字ヘツド７および印字ヘツド駆動回路８を
制御する第１制御手段、２１はラインフイード・
モータ１１およびラインフイード・モータ駆動回
路１２を制御する第２制御手段、２２は印字用紙
である。
クタ・ジエネレータ（C.G.）、１７はこのキヤラ
クタ・ジエネレータから普通文字パタンのビツト
列が順次書込まれる第１レジスタ、１８は第１レ
ジスタに書込まれたビツト列を奇数番目のビツト
と偶数番目のビツトとに分け、それぞれについて
“１”か“０”かを判断する判断手段、１９はこ
れら判断に基づいて内容を設定する第２レジス
タ、３は第２レジスタの出力から縮小文字用の２
種類の印字パタンを偏集するRAM、２０はキヤ
ラクタ・ジエネレータ５またはRAM３からの普
通文字パタンまたは縮小文字用の印字パタンに従
つて印字ヘツド７および印字ヘツド駆動回路８を
制御する第１制御手段、２１はラインフイード・
モータ１１およびラインフイード・モータ駆動回
路１２を制御する第２制御手段、２２は印字用紙
である。
このドツトプリンタの動作を、第５図に示す縮
小文字「Ａ」を印字する場合に基づいて説明す
る。キヤラクタ・ジエネレータ５に格納されてい
る第３図図示の普通文字パタンの各ビツト列の８
ビツト２進数ごとに８ビツト第１レジスタ１７に
書込む。まず初めに、１列目のビツト列00111110
が書込まれる。第１レジスタ１７に書込まれた８
ビツト２集数を、判断手段１８において、奇数番
目のビツト（以下、奇数ビツトという）、即ちビ
ツト７、ビツト５、ビツト３、ビツト１から成る
奇数ビツト列と、偶数番目のビツト（以下、偶数
ビツトという）、即ちビツト６、ビツト４、ビツ
ト２、ビツト０から成る偶数ビツト列とに分け
る。奇数ビツト列は0111であり、偶数ビツト列は
0110である。
小文字「Ａ」を印字する場合に基づいて説明す
る。キヤラクタ・ジエネレータ５に格納されてい
る第３図図示の普通文字パタンの各ビツト列の８
ビツト２進数ごとに８ビツト第１レジスタ１７に
書込む。まず初めに、１列目のビツト列00111110
が書込まれる。第１レジスタ１７に書込まれた８
ビツト２集数を、判断手段１８において、奇数番
目のビツト（以下、奇数ビツトという）、即ちビ
ツト７、ビツト５、ビツト３、ビツト１から成る
奇数ビツト列と、偶数番目のビツト（以下、偶数
ビツトという）、即ちビツト６、ビツト４、ビツ
ト２、ビツト０から成る偶数ビツト列とに分け
る。奇数ビツト列は0111であり、偶数ビツト列は
0110である。
判断手段１８においては、さらに、奇数ビツト
列および偶数ビツト列について、これらビツト列
を構成する各ビツトが“１”であるかまたは
“０”であるかを判断する。この判断は、まず奇
数ビツト列に対して行われ、次に偶数ビツト列に
ついて行われる。この判断に基づいて８ビツト第
２レジスタ１９の内容が設定される。
列および偶数ビツト列について、これらビツト列
を構成する各ビツトが“１”であるかまたは
“０”であるかを判断する。この判断は、まず奇
数ビツト列に対して行われ、次に偶数ビツト列に
ついて行われる。この判断に基づいて８ビツト第
２レジスタ１９の内容が設定される。
第１１図は、奇数ビツト列0111についての判断
および第２レジスタの設定の手順を示すフローチ
ヤートである。図中、第１レジスタ１７をレジス
タＡで、第２レジスタ１９をレジスタＢで示す。
レジスタＢは８ビツトのデータ即ち２進数を書込
むことができ、８ビツト２進数の上位桁より順次
ビツト７、ビツト６、…ビツト０と呼ぶものとす
る。処理手順の開始時には、レジスタＡには、ビ
ツト列00111110が書込まれており、８ビツトレジ
スタＢの内容は00000000、即ちすべて“０”とな
るように設定する。
および第２レジスタの設定の手順を示すフローチ
ヤートである。図中、第１レジスタ１７をレジス
タＡで、第２レジスタ１９をレジスタＢで示す。
レジスタＢは８ビツトのデータ即ち２進数を書込
むことができ、８ビツト２進数の上位桁より順次
ビツト７、ビツト６、…ビツト０と呼ぶものとす
る。処理手順の開始時には、レジスタＡには、ビ
ツト列00111110が書込まれており、８ビツトレジ
スタＢの内容は00000000、即ちすべて“０”とな
るように設定する。
レジスタＡのビツト７は“０”であるからレジ
スタＢのビツト７は“０”のまま保持し、レジス
タＡのビツト５は“１”であるからレジスタＢの
ビツト６を“１”に設定し、レジスタＡのビツト
３は“１”であるからレジスタＢのビツト５を
“１”に設定し、レジスタＡのビツト１は“１”
であるからレジスタＢのビツト４を“１”に設定
する。レジスタＢの下位４ビツト、即ちビツト
３、ビツト２、ビツト１、ビツト０は“０”のま
ま保持される。したがつて、最終的にはレジスタ
Ｂの内容は、01110000となる。これは第６図に示
す縮小文字用印字パタンの左から１列目のビツト
列に相当している。レジスタＢの内容は、RAM
３に送られ記憶される。
スタＢのビツト７は“０”のまま保持し、レジス
タＡのビツト５は“１”であるからレジスタＢの
ビツト６を“１”に設定し、レジスタＡのビツト
３は“１”であるからレジスタＢのビツト５を
“１”に設定し、レジスタＡのビツト１は“１”
であるからレジスタＢのビツト４を“１”に設定
する。レジスタＢの下位４ビツト、即ちビツト
３、ビツト２、ビツト１、ビツト０は“０”のま
ま保持される。したがつて、最終的にはレジスタ
Ｂの内容は、01110000となる。これは第６図に示
す縮小文字用印字パタンの左から１列目のビツト
列に相当している。レジスタＢの内容は、RAM
３に送られ記憶される。
奇数ビツト列についての処理手順が終了する
と、レジスタＢは再びすべて“０”に設定され、
偶数ビツト列についての処理手順が開始される。
第１２図には、偶数ビツト列0110についての判断
およびレジスタＢの設定の手順をフローチヤート
で示す。この処理手順は、第１１図において説明
した処理手順と同じである。レジスタの最終的な
内容は01100000となる。これは第７図に示す縮小
文字用印字パタンの左から１列目のビツト列に相
当している。レジスタＢの内容は、RAM３に送
られ記憶される。
と、レジスタＢは再びすべて“０”に設定され、
偶数ビツト列についての処理手順が開始される。
第１２図には、偶数ビツト列0110についての判断
およびレジスタＢの設定の手順をフローチヤート
で示す。この処理手順は、第１１図において説明
した処理手順と同じである。レジスタの最終的な
内容は01100000となる。これは第７図に示す縮小
文字用印字パタンの左から１列目のビツト列に相
当している。レジスタＢの内容は、RAM３に送
られ記憶される。
以上の処理は、第３図の普通文字パタンの１列
目、２列目…８列目の各ビツト列について順次行
われ、RAM３ではレジスタＢの出力に基づいて
第６図および第７図に示す縮小文字用の２種類の
第１および第２印字パタンを編集する。第６図の
第１印字パタンは、第３図の文字パタンの奇数ビ
ツトより編集されたものであり、第７図の第２印
字パタンは、第３図の文字パタンの偶数ビツトよ
り編集されたものである。
目、２列目…８列目の各ビツト列について順次行
われ、RAM３ではレジスタＢの出力に基づいて
第６図および第７図に示す縮小文字用の２種類の
第１および第２印字パタンを編集する。第６図の
第１印字パタンは、第３図の文字パタンの奇数ビ
ツトより編集されたものであり、第７図の第２印
字パタンは、第３図の文字パタンの偶数ビツトよ
り編集されたものである。
第１制御手段２０は、RAM３からの第１印字
パタンに基づいて、印字ヘツド駆動回路８を制御
して印字ヘツド７を駆動し、第１印字パタンに対
応する第８図に示す文字を印字用紙２２に印字す
る。この印字が終了すると、第２制御手段２１は
ラインフイード・モータ駆動回路１２を制御して
ラインフイード・モータ１１を駆動し、第２図に
示す印字ピンのピン間隔ｌの1/2に相当する距離
にわたつて印字用紙２２を紙送りする。
パタンに基づいて、印字ヘツド駆動回路８を制御
して印字ヘツド７を駆動し、第１印字パタンに対
応する第８図に示す文字を印字用紙２２に印字す
る。この印字が終了すると、第２制御手段２１は
ラインフイード・モータ駆動回路１２を制御して
ラインフイード・モータ１１を駆動し、第２図に
示す印字ピンのピン間隔ｌの1/2に相当する距離
にわたつて印字用紙２２を紙送りする。
この紙送りが終了した後、第１制御手段２０は
RAM３からの第２印字パタンに従つて第９図に
示す文字を、既に印字された第８図の文字上に重
ねて印字し、第５図の縮小文字を得る。
RAM３からの第２印字パタンに従つて第９図に
示す文字を、既に印字された第８図の文字上に重
ねて印字し、第５図の縮小文字を得る。
この縮小文字は、ドツトどうしが一部において
重なり合つて印字されており、第４図に示す普通
文字に対して1/2に縮小されている。さらにこの
縮小文字は、文字区画１４の上半分に印字されて
いる。文字区画の下半分への印字は、第２レジス
タ１９の内容設定時に、第２レジスタの上位４ビ
ツトをすべて“０”に設定して、下位４ビツトを
判断手段１８の判断に基づいて設定することによ
り達成される。また、縮小文字を文字区画のどの
上下位置に印字するかは、第２レジスタ１９の設
定により任意に定めることができることは言うま
でもない。
重なり合つて印字されており、第４図に示す普通
文字に対して1/2に縮小されている。さらにこの
縮小文字は、文字区画１４の上半分に印字されて
いる。文字区画の下半分への印字は、第２レジス
タ１９の内容設定時に、第２レジスタの上位４ビ
ツトをすべて“０”に設定して、下位４ビツトを
判断手段１８の判断に基づいて設定することによ
り達成される。また、縮小文字を文字区画のどの
上下位置に印字するかは、第２レジスタ１９の設
定により任意に定めることができることは言うま
でもない。
上述したところから明らかなように、本発明ド
ツトプリンタによれば、縮小文字用の印字パタン
を、キヤラクタ・ジエネレータに格納された普通
文字パタンから編集して形成するため、縮小文字
用の印字パタンをキヤラクタ・ジエネレータに予
め格納しておく必要はなく、したがつてキヤラク
タ・ジエネレータの容量の増大を防止することが
でき、このためドツトプリンタ自体の価格も軽減
することが可能となる。
ツトプリンタによれば、縮小文字用の印字パタン
を、キヤラクタ・ジエネレータに格納された普通
文字パタンから編集して形成するため、縮小文字
用の印字パタンをキヤラクタ・ジエネレータに予
め格納しておく必要はなく、したがつてキヤラク
タ・ジエネレータの容量の増大を防止することが
でき、このためドツトプリンタ自体の価格も軽減
することが可能となる。
第１図はドツトプリンタの基本的構成を示すブ
ロツク図、第２図は印字ピンの配列を示す図、第
３図は文字「Ａ」の印字パタンを示す図、第４図
は印字された文字「Ａ」を示す図、第５図は印字
された縮小文字「Ａ」を示す図、第６図および第
７図は縮小文字用の印字パタンをそれぞれ示す
図、第８図および第９図は第６図および第７図の
印字パタンに相当する文字を示す図、第１０図は
本発明ドツトプリンタの基本的構成を示すブロツ
ク図、第１１図および第１２図は判断手段の手順
を表わすフローチヤートを示す図である。 図中、７は印字ヘツド、８は印字ヘツド駆動回
路、１１はラインフイード・モータ、１２はライ
ンフイード・モータ駆動回路、１４は文字区画、
１５はドツト区画、５はキヤラクタ・ジエネレー
タ、１７は第１レジスタ、１８は判断手段、１９
は第２レジスタ、３はRAM、２０は第１制御手
段、２１は第２制御手段、２２は印字用紙をそれ
ぞれ示す。
ロツク図、第２図は印字ピンの配列を示す図、第
３図は文字「Ａ」の印字パタンを示す図、第４図
は印字された文字「Ａ」を示す図、第５図は印字
された縮小文字「Ａ」を示す図、第６図および第
７図は縮小文字用の印字パタンをそれぞれ示す
図、第８図および第９図は第６図および第７図の
印字パタンに相当する文字を示す図、第１０図は
本発明ドツトプリンタの基本的構成を示すブロツ
ク図、第１１図および第１２図は判断手段の手順
を表わすフローチヤートを示す図である。 図中、７は印字ヘツド、８は印字ヘツド駆動回
路、１１はラインフイード・モータ、１２はライ
ンフイード・モータ駆動回路、１４は文字区画、
１５はドツト区画、５はキヤラクタ・ジエネレー
タ、１７は第１レジスタ、１８は判断手段、１９
は第２レジスタ、３はRAM、２０は第１制御手
段、２１は第２制御手段、２２は印字用紙をそれ
ぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ ２進数のマトリツクス状ビツト配列で表され
る文字パタンを記憶するキヤラクタ・ジエネレー
タと、 このキヤラクタ・ジエネレータから文字パタン
を読取り、等間隔かつ直線状に配列された複数の
印字ピンを有する印字ヘツドを駆動するための印
字ヘツド駆動回路を制御する第１制御手段と、 印字用紙を送るラインフイード・モータを駆動
するためのラインフイード・モータ駆動回路を制
御する第２制御手段と、 を具えるドツトプリンタにおいて、 前記キヤラクタ・ジエネレータから普通文字パ
タンのマトリツクス状ビツト配列のビツト列を１
列ごとに順次書込む第１データ保持部と、 この第１データ保持部に書込まれたビツト列を
構成する複数ビツトを、奇数ビツトと偶数ビツト
とに分けて奇数ビツト列と偶数ビツト列とを構成
し、奇数ビツト列および偶数ビツト列を構成する
各ビツトが“１”または“０”であるかを奇数ビ
ツト列および偶数ビツト列ごとに順次判断する判
断手段と、 前記奇数ビツト列の前記判断および前記偶数ビ
ツト列の前記判断に基づいて、これら判断ごとに
内容が設定される第２データ保持部と、 この第２データ保持部の内容を読取つて、１種
類の普通文字パタンに対して２種類の縮小文字用
第１および第２印字パタンを編集した結果を格納
するランダム・アクセス・メモリとを具え、 第１制御手段が、前記印字ヘツド駆動回路を制
御して前記ランダム・アクセス・メモリにおいて
編集された第１印字パタンに対応する文字を印字
用紙に印字し、次に第２制御手段が前記ラインフ
イード・モータ駆動回路を制御して、前記印字ピ
ンの間隔の1/2に相当する距離だけ印字用紙を紙
送りした後、第１制御手段が、前記印字ヘツド駆
動回路を制御して前記ランダム・アクセス・メモ
リにおいて編集された第２印字パタンに対応する
文字を既に印字された前記文字に重ねて印字し、
前記普通文字パタンに対応する文字に対して縦方
向に縮小された文字を印字することを特徴とする
ドツトプリンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16176083A JPS6054861A (ja) | 1983-09-02 | 1983-09-02 | ドツトプリンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16176083A JPS6054861A (ja) | 1983-09-02 | 1983-09-02 | ドツトプリンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6054861A JPS6054861A (ja) | 1985-03-29 |
| JPH0116673B2 true JPH0116673B2 (ja) | 1989-03-27 |
Family
ID=15741369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16176083A Granted JPS6054861A (ja) | 1983-09-02 | 1983-09-02 | ドツトプリンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054861A (ja) |
-
1983
- 1983-09-02 JP JP16176083A patent/JPS6054861A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6054861A (ja) | 1985-03-29 |
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