JPH01233638A - セットアソシアティブ方式のキャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、セットアソシアティブ方式のキャッシュメ
モリに関し、特にキャッシュメモリ内の記憶素子のテス
トが容易に行なえるようなセットアソシアティブ方式の
キャッシュメモリに関する。

［従来の技術］ 電子計算機あるいはマイクロプロセッサシステムのメイ
ンメモリには、演算処理に必要な種々のデータが格納さ
れており、アドレス指定によりその所望のものをアクセ
スして使用する。ところで、使用したデータはその直後
に再び使用することがよくあるが、使用の都度当該デー
タを大容量低速のメインメモリから読出すのは時間がか
かり、非効率的である。そこで、読出したデータをキャ
ッシュメモリと呼ぶ高速メモリに一時的に保管しておき
、次に使用するデータがその保管したものと同じであれ
ばそれをキャッシュメモリから直ちに読出して使用する
ことが行なわれている。

第３図は、従来のセットアソシアティブ方式のキャッシ
ュメモリの一例を示すブロック図である。

なお、この第３図では、２ウエイ１８ビツト、８エント
リのキャッシュメモリを一例として示している。図にお
いて、このキャッシュメモリは、アドレスレジスタ１と
、アドレスタグメモリ２ａおよび２ｂと、データメモリ
３ａおよび３ｂと、エントリデコーダ４と、コンパレー
タ５ａおよび５ｂと、バイトセレクタ６ａおよび６ｂと
、ウェイセレクタ７ａおよび７ｂとを備えている。なお
、上記において参照符号の添字ａはウェイＡ用を示し、
添字すはウェイＢ用を示している。以後の説明でも同様
とする。アドレスレジスタ１は、図示しないデータ処理
装置（たとえばＣＰＵ）で発生したアドレスＡ０〜Ａ、
を記憶するものである。

各メモリ２ａおよび２ｂは、それぞれアドレスの上位Ａ
０〜Ａ３（これをアドレスタグと称する）を記憶するも
のである。データメモリ３ａおよび３ｂは、図示しない
メインメモリから読出されたデータを記憶するものであ
る。ここで、アドレスタグメモリ２ａおよび２ｂとデー
タメモリ３ａおよび３ｂとは互いに対応するアドレス空
間を有している。すなわち、アドレスタグメモリ２ａお
よび２ｂ、データメモリ３ａおよび３ｂは、それぞれ１
つのウェイに８つのエントリ（記憶領域の区分）を有し
ている。したがって、アドレスタグメモリ２ａおよび２
ｂはそれぞれ８つのアドレスタグを格納でき、同様に、
データメモリ３ａおよび３ｂはそれぞれ８つのデータブ
ロック（第３図では２バイトで１つのデータブロックが
構成されている）を格納できる。エントリデコーダ４は
アドレスレジスタ１に記憶されたアドレスの一部Ａ。

〜Ａ、に基づいて、アドレスタグメモリ２ａおよび２ｂ
とデータメモリ３ａおよび３ｂとの各エントリを選び出
すものである。コンパレータ５ａはアドレスタグメモリ
２ａから読出されたアドレスタグとアドレスレジスタ１
に記憶されたアドレスのアドレスタグＡ。−Ａ、とを比
較してその一致を検出するためのものである。コンパレ
ータ５ｂはアドレスタグメモリ２ｂから読出されたアド
レスタグとアドレスレジスタ１に記憶されたアドレスの
アドレスタグＡ。−Ａ３とを比較してその一致を検出す
るためのものである。バイトセレクタ６ａおよび６ｂは
、それぞれ、データメモリ３ａおよび３ｂから読出され
た各２バイトのデータから各１バイトのデータを選択す
るためのものである。なお、バイトセレクタ６ａおよび
６ｂにおけるバイトの選択は、アドレスレジスタ１に記
憶されたアドレスの最下位ビットＡ７によって決定され
る。ウェイセレクタ７ａおよび７ｂは、それぞれ対応す
るコンパレータ５ａおよび５ｂからの出力信号に基づい
て、ウェイＡあるいはＢのデータをバイトセレクタ６ａ
および６ｂから選択するためのものである。

次に、第３図に示すようなキャッシュメモリにおいて、
キャッシュメモリ内の記憶素子、すなわちアドレスタグ
メモリ２ａおよび２ｂ、　データメモリ３ａおよび３ｂ
内の記憶素子をテストする場合の動作手順について説明
する。まず、キャッシュメモリに対してたとえばアドレ
スｒ０１１１００００」を与えたとする。したがって、
この場合コンパレータ５ａおよび５ｂの各一方入力には
アドレスタグＡ。−Ａ、ｒｏｌｌｌＪが与えられ、エン
トリデコーダ４にはエントリアドレスＡ、〜Ａ６　ｒｏ
ｏＯＪが与えられる。したがって、このエントリアドレ
スｒ０００Ｊに対応するアドレスタグメモリ２ａおよび
２ｂのエントリからアドレスタグが読出されてコンパレ
ータ５ａおよび５ｂの各他方入力に与えられるが、当初
アドレスタグメモリ２ａおよび２ｂにはアドレスタグが
何も格納されていないので、各コンパレータ５ａおよび
５ｂは不一致を検出する。すなわち、このときキャッシ
ュメモリはキャッシュミス（キャッシュメモリにアクセ
スしたアドレスのデータが保持されていないことを言う
。逆に、保持されていればキャツシュヒツトと言う。）
を起こすので、キャッシュメモリは外部から２バイト分
のデータを読取ろうとする。このとき、キャッシュメモ
リにオール０のデータ（２バイトのデータ）を与えてや
れば、このオール０のデータはエントリアドレスｒｏ０
０Ｊに対応するデータメモリ３ａのエントリに格納され
る。次に、キャッシュメモリに対してアドレスｒｌ１０
０００００Ｊを与えると今度もキャッシュミスを起こす
ので、キャッシュメモリは外部からオールＯのデータを
取込む。この取込まれたデータは、エントリアドレスｒ
０００Ｊに対応するデータメモリ３ｂのエントリに格納
される。この２つの動作をエントリアドレスＡ４〜Ａ６
の値ｒｏ００Ｊ〜ｒ　］−１，Ｉ　Ｊまで順番に行なう
とキャッシュメモリ内の全記憶素子にテストデータが保
持される。すなわち、ウェイＡのタグメモリ２ａにｒｏ
　１１１ＪがウェイＢのタグメモリ２ｂに「１１００」
が記憶され、データメモリ３ａおよび３ｂのいずれにも
オール０のデータが記憶される。

次に、キャッシュメモリ内に格納されたテストデータを
取出すための作業が行なわれる。すなわち、アドレスｒ
ｏ１１１００００Ｊでリードアクセスを行なうと、コン
パレータ５ａから一致信号すなわちキャツシュヒツト信
号が出力され、またウェイセレクタ７ａからオール０の
データが出力される。ここで、コンパレータ５ａが一致
信号を導出せずキャッシュミスとなれば、アドレスタグ
メモリ２ａの最初のエントリにビット不良の生じている
ことがわかる。また、ウェイセレクタ７ａから出力され
るデータがオール０でなければ、データメモリ３ａの最
初のエントリの最初のバイト格納部分にビット不良の生
じていることがわかる。

次に、アドレスｒ０１１．１０００１ｉでリードアクセ
スを行なうことにより上記と同様にビット不良の評価が
行なえる。なお、このときはデータメモリ３ａの最初の
エントリの２バイト目の格納部分のビット不良の評価が
行なえる。次に、もう１つのウェイのチエツクを行なう
ためにアドレスｒ１１００００００Ｊでリードアクセス
を行ない、さらにアドレスｒｌ１０００００１Ｊでリー
ドアクセスを行なって評価する。そして、エントリアド
レスＡ４〜Ａ６の値をｒｏ００Ｊ〜ｒｌ　１１Ｊまで上
記の４つのリードアクセスを行なうことにより、１回目
のテストが終了する。

次に、アドレスｒ１０００００００Ｊと［００１１００
００Ｊの２種類でリードアクセスを行なうと、キャッシ
ュミスが生じ、２バイト分のデータをオール１で与える
。その動作をエントリアドレスｒ０００Ｊ〜ｒｌ　１１
Ｊに対して行なった後に上記と同様に１つのウェイに対
して２度ずつ評価をしてゆき２回目のテストを終了する
。以上で、タグメモリとデータメモリへの０と１のテス
トが完了する。

［発明が解決しようとする課題］ 上記のような従来のキャッシュメモリでは、キャッシュ
メモリ内の記憶素子をテストする場合、外部からエント
リアドレスを順序良く与えなければならない。また、１
エントリに対して１ブロツク（１ウエイの１エントリで
記憶できるデータの集まり）のワード（上記の従来例で
はバイトに相当する）数のアクセスが必要である。した
がって、全エントリに対して評価を行なえば、アドレス
を与える回数は必然的に多くなり、時間もかかる。

また、リプレイス処理の不良のため、もしくはアクセス
するアドレスの順序の誤りで評価できないブロックが存
在すると、全記憶素子をテストすることができなくなる
。

この発明は、上記のような問題点を解消するためになさ
れたもので、キャッシュメモリ内の記憶素子のテストを
行なう際にエントリアドレスを外部から与える必要がな
く、テスト全体で与えるアドレスの回数を減らすことの
できるキャッシュメモリを提供することを目的とする。

［課題を解決するための手段］ この発明に係るセットアソシアティブ方式のキャッシュ
メモリは、アドレスタグメモリとデータメモリを備えた
セットアソシアティブ方式のキャッシュメモリにおいて
、さらにカウンタ手段を設けるようにしたものである。

このカウンタ手段は、アドレスタグメモリおよびデータ
メモリに書込まれたテストデータを読出す際に用いられ
、アドレスタグメモリおよびデータメモリのエントリア
ドレスを順次発生する。

この発明の好ましい実施例においては、さらに基準のテ
ストデータを発生する回路を設け、カウンタ手段からの
エントリアドレスの付与によってアドレスタグメモリか
ら読出されたアドレスタグと基準テストデータ発生回路
から発生された基準テストデータとを比較することによ
ってアドレスタグメモリにおける記憶素子の評価が行な
われる。

この発明の他の好ましい実施例においては、アドレスタ
グメモリの各ウェイおよびデータメモリの各ウェイにそ
れぞれ同じテストデータが書込まれており、そのテスト
データを読出す際にデータメモリの各ウェイのエントリ
に格納されたデータを同時に読出すとともに、この同時
に読出されたデータの一致、不一致をビットごとに検出
してその検出結果を外部へ導出するようにしている。

この発明のさらに他の好ましい実施例においては、アド
レスタグメモリの各ウェイおよびデータメモリの各ウェ
イにはそれぞれ同じテストデータが書込まれており、こ
れらテストデータを読出す際に、アドレスタグメモリの
各ウェイから同時に読出されたアドレスタグの相互の一
致、不一致を検出することにより、またデータメモリの
各ウェイから同時に読出されるデータの相互の一致、不
一致を検出することにより、記憶素子の評価を行なうよ
うにしている。このとき、好ましくはアドレスタグの一
致、不一致およびデータの一致、不一致を検出する手段
としてキャッシュメモリに備えられている在来の一致、
不一致検出手段が用いられる。そのために、テストモー
ド時においてこれら一致、不一致検出手段の入力の接続
関係を切換える手段が設けられる。

［作用］ この発明においては、内部に設けられたカウンタ手段に
よってエントリアドレスを発生することにより、外部か
らエントリアドレスを与える必要がなくなる。

［実施例］ 第１図はこの発明の一実施例を示すブロック図である。

なお、第１図の実施例は以下の点を除いて第３図の従来
例と同様の構成であり、相当する部分には同一の参照番
号を付しその説明を省略する。第１図の実施例では、第
３図の従来例の構成にさらにカウンタ８．比較データ回
路９ａおよび９ｂが追加された構成となっている。カウ
ンタ８は、エントリデコーダ４ヘエントリアドレスを出
力し、バイトセレクタ６ａおよび６ｂにバイト選択情報
を出力するためのものであり、たとえばフリップフロッ
プなどよって構成されている。このカウンタ８には、外
部からもしくは内部のタイマなどからトリガ信号８１が
与えられ、カウンタ８はこのトリガ信号８１に応答して
カウントアツプもしくはカウントダウン動作を行なう。

比較データ回路９ａおよび９ｂは、それぞれ、テストの
際にアドレスタグメモリ２ａおよび２ｂに書込まれるテ
ストのためのアドレスタグと同じデータを記憶するため
のものである。比較データ回路９ａの出力はフンパレー
タ５ａの一方入力に与えられ、比較データ回路９ｂの出
力はコンパレータ５ｂの一方入力に与えられる。各比較
データ回路９ａおよび９ｂは、外部からもしくは内部の
タイマあるいは前回の出力終了信号などによって与えら
れる制御信号９１によってその動作が制御される。

次に、第１図に示す実施例のテスト動作を説明する。キ
ャッシュメモリ内へのテストデータの書込は従来のキャ
ッシュメモリと同じである。すべてのテストデータを書
込んだ後、アドレスレジスタ１をノンアクティブにし、
カウンタ８と比較データ回路９ａおよび９ｂをアクティ
ブにし、テストデータの続出作業が行なわれる。まず、
評価するウェイＡ（またはＢ）を制御信号９１で設定し
、カウンタ８により指定されるエントリのアドレスタグ
メモリ２ａ（または２ｂ）の内容と比較データ回路９ａ
（または９ｂ）の出力とをコンパレータ５ａ（または５
ｂ）で比較し、キャツシュヒツトすればカウンタ８の最
下位ビットにより指定されるデータメモリ３ｇ（または
３ｂ）のバイトデータを出力する。そして、トリガ信号
８１をカウンタ８に与えることにより、カウンタ８がカ
ウントアツプを行ない、データメモリ３ａ（または３ｂ
）のもう一方のバイトデータを出力する。次に、トリガ
信号８１が与えられるとカウンタ８がカウントアツプを
行ない、次のエントリを評価できる。

このように、カウンタ８がｒｏ　０００Ｊから「１１１
１」までインクリメントされると、次に他のウェイＢ（
またはＡ）を制御信号９１で選び、同様にそのウェイの
評価を行なう。次に、アドレスタグメモリ２ａおよび２
ｂとデータメモリ３ａおよび３ｂとに前回の評価で用い
たテストデータと反転したテストデータをキャッシュメ
モリに読込ませて、同様の評価を行なうことによりキャ
ッシュメモリ内の記憶素子の全ビットのテストができる
。

次に、第１図に示す実施例の変形実施例について説明す
る。第１図の実施例においてアドレスタグメモリ２ａお
よび２ｂに書込むテストのためのアドレスタグを２つの
ウェイとも同じにする。但し、キャッシュメモリの通常
動作では両ウェイＡおよびＢに同じアドレスタグを保持
できないので、通常の動作モードとは別にテストモード
を設定し、このテストモードにおいて与えられたアドレ
スタグをアドレスタグメモリ２ａおよび２ｂに強制的に
一括書込するようにする。テストデータの書込が終了し
て読出動作に入ると、アドレスタグメモリ２ａおよび２
ｂには同じアドレスタグが記憶されているので、ビット
不良がなければコンパレータ５ａおよび５ｂの両方から
キャツシュヒツト信号が出力される。そのため、ウェイ
セレクタ７ａおよび７ｂの両方からバイトデータが出力
される。

１バイトのデータはたとえば８ビツトであるので、両ウ
ェイセレクタ７ａおよび７ｂから出力されるバイトデー
タを合わせると１６ビツトになる。しかしながら、出力
データパス（図示せず）のビット幅は８ビツトであるの
で、そのままバイトデータを出力データパスに乗せるこ
とができない。そこで、ウェイセレクタ７ａの出力と７
ｂの出力との対応するビットごとに排他的論理和回路等
の比較器を設け（この場合８個設けることになる）、こ
れら８個の排他的論理和回路の比較結果を出力データパ
スに導出するようにする。これによって、データメモリ
のウェイ間におけるデータの一致。

不一致が検出されるので、出力データパスに導出される
８ビツトのデータを見ることにより、データメモリ内の
ビット不良をチエツクすることができる。また、このよ
うな実施例では、両ウェイのテストを同時に行なうこと
ができるので、テスト時間を短縮化することができる。

第２図はこの発明のさらに他の実施例を示すブロック図
である。この実施例では、テストモードになると図示の
ごとく各コンパレータ５ａおよび５ｂの入力の接続替え
が行なわれる。すなわち、コンパレータ５ａはアドレス
タグメモリ２ａの読出出力とアドレスタグメモリ２ｂの
読出出力とを比較するように、コンパレータ５ｂはバイ
トセレクタ６ａの出力とバイトセレクタ６ｂの出力を比
較するように接続替えが行なわれる。このような接続替
えは、図示しないがテストモード設定信号に応答して動
作するようなマルチプレクサ等によって容易に達成でき
る。

次に、第２図に示す実施例の動作を説明する。

まず、テストモードが設定されると、すべてのメモリを
エントリごとにすべて０にし、０比較を行ないながらカ
ウンタ８をカウントアツプする。記憶素子に不良が存在
すればキャッシュミス信号が出力される。また、カウン
タ８がｒｏ　０００Ｊからｒｌ　１１１Ｊになれば、次
はメモリに１を書いて同様の動作を行なう。したがって
、この実施例においても両ウェイのテストを同時に行な
うことができ、短時間でテストを行なうことができる。

［発明の効果］ 以上のように、この発明によれば、内部に設けられたカ
ウンタ手段によってエントリアドレスを発生するように
したので、キャッシュメモリの記憶素子の不良をテスト
する場合において頻繁に外部からアドレスをキャッシュ
メモリに送る必要がなくなり、外部回路の構成を簡素化
できるとともに、テストを短時間で行なうことができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 第２図はこの発明の他の実施例を示すブロック図である
。 第３図は従来の２ウ工イセツトアソシアテイブ方式のキ
ャッシュメモリの一例を示すブロック図である。 図において、１はアドレスレジスタ、２ａおよび２ｂは
アドレスタグメモリ、３ａおよび３ｂはデータメモリ、
４はエンドリプコータ、５ａおよび５ｂはコンパレータ
、６ａおよび６ｂはバイトセレクタ、７ａおよび７ｂは
ウェイセレクタ、８ハカウンタ、９ａおよび９ｂは比較
データ回路、８１はトリガ信号、９１は制御信号を示す
。

Claims (1)

1. 【特許請求の範囲】 アドレスタグメモリとデータメモリを備えたセットアソ
   シアティブ方式のキャッシュメモリにおいて、 前記アドレスタグメモリおよび前記データメモリに書込
   まれたテストデータを読出す際に用いられ、当該アドレ
   スタグメモリおよびデータメモリのエントリアドレスを
   順次発生するためのカウンタ手段を備えたことを特徴と
   する、セットアソシアティブ方式のキャッシュメモリ。