JPH0123966B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は一般にデジタル−アナログコンバータ
（DAC）に係り、更に具体的に云うと、パツケー
ジやリードや接触抵抗に流れるアナログアース電
流の変化を最小ならしめてDACの出力電圧の不
所望な変動を減少させることによりDACの精度
を改善する回路に係る。

第１図は、従来の16ビツトのモノリシツク
DACのブロツク図である。16ビツトの制御ライ
ンは３個の上位ビツト（MSB）用のラインと残
り13個の下位ビツト（LSB）用のラインに分け
られている。３個のMSBラインは、ブロツク１
０で一般的に示された個々の電流スイツチ１１及
び電流源１３（第２図）に結合される。13個の
LSBラインも、ブロツク１４で一般的に示され
た個々の電流スイツチ及び電流源に結合される。
３個のMSB電流スイツチ及び電流源１０は、２
進重み付けされた３個の電流源と各電流源にそれ
ぞれ接続された電流スイツチとで構成させること
ができる。或いは又、MSB電流スイツチ及び電
流源１０は、３本の最上位ビツト制御ライン上に
特定のコードを有することに対応する所要の出力
を与えるような組合わせでオン及びオフに切換え
られる７個の同じ重み付けの電流源で構成されて
もよい。MSB電流スイツチ及び電流源を実施す
るこれらの２つの方法の利点は一般に知られてお
り、そのどちらを選択してDACに組み込むかは
回路設計者の要望によつて左右される。

13個のLSB電流スイツチ及び電流源１４の各
電流源は全て等しく重み付けされ、それぞれ電流
スイツチを経て１次抵抗はしご回路１６に接続さ
れる。１次抵抗はしご回路１６はLSB電流源を
２進重み付けし、これら重み付けられた出力は加
算点１８においてMSB電流スイツチ及び電流源
１０の重み付けされた出力と加算される。MSB
及びLSB電流スイツチ及び電流源１０及び１４
は電圧基準回路１２によつてバイアスされる。更
に、従来のDACにおいては、出力用演算増巾器
２０が加算点１８の出力電流I₀をその出力端子に
おける２２の出力電圧V₀に変換する。

従つて、従来の16ビツトDACは16ビツトのデ
ジタル信号を受信し、そしてこの信号の各ビツト
をそのビツトに対応する重み付けられた電流に変
換し、これを加算してアナログ出力電圧に変換す
る。

ブロツク１０として示した３個のMSB電流ス
イツチ及び電流源の１個の回路が第２図に詳細に
示されている。明瞭化のため、ブロツク１０Ａは
電流スイツチ１１と電流源１３とに分けられてい
る。

電流スイツチ１１は差動対に接続されたトラン
ジスタ２４及び２６より成る単極双投型のスイツ
チである。トランジスタ２４及び２６のエミツタ
は互いに接続されて電流源１３の一端子に接続さ
れる。各トランジスタのベースは16ビツト制御ラ
インから入力端子１Ａ及び１Ｂに供給されるデジ
タル入力信号によつて制御される。以下、トラン
ジスタ２４を“オン”トランジスタと称しそして
トランジスタ２６を“オフ”トランジスタと称す
る。トランジスタ２４のコレクタは加算点１８に
接続される。トランジスタ２６のコレクタは通常
アナログアース３０に接続される。電流源１３の
他端子は通常負の電源−V_Sに接続される。特定
ビツトに対する一般的な手引としてブロツク１０
Ａの作動を説明すれば、従来のDACにおいては
特定ビツトがオンモードで電流スイツチ１１がオ
ンすなわち第１の状態になつた時には次のような
作動が行なわれる。適当なビツト制御ラインから
発生された信号が電流スイツチ１１の入力端子１
Ａ及び１Ｂに与えられて電流スイツチが第１の状
態になると、“オン”トランジスタ２４はオンに
され、そして“オフ”トランジスタ２６はオフに
される。そうすると、正の電源＋V_Sから演算増
巾器２０の内部回路を通り、次いでその出力端子
２０Ａから、フイードバツク抵抗２８、“オン”
トランジスタ２４及び電流源１３を通つて負の電
源−V_Sへと電流I_Wが流れる。特定ビツトの重み
付けされた電流I_Wが加算点１８に現われると、こ
の電流I_Wの値に応じて演算増巾器２０の出力端子
２２に出力電圧V₀（これはフイードバツク抵抗２
８の抵抗R_FBと電流I_Wとの積に等しい）として現
われる。出力電圧がI_WとR_FBとの積として現われ
るのは、演算増巾器２０への正入力と負入力との
電圧差がゼロであり、これら入力における電圧の
値がアナログアース（正入力）の電圧値に保持さ
れているからである。

従来のDACにおいては、特定のビツトがオフ
モードとなり電流スイツチが第２の状態（即ち、
トランジスタ２４がオフされてトランジスタ２６
がオンされた状態）にある時に問題が生じる。
DACの特定のビツトがオンモードでない時は、
トランジスタ２６がオンにバイアスされ、アナロ
グアース３０からトランジスタ２６及び電流源１
３を経て負の電源−V_Sに電流が流れる。従つて、
加算点１８には重み付けされた電流I_Wの値は現わ
れない。然し乍ら、ビツトがオンモードからオフ
モードへ切換つた時は、アナログアース３０の電
流に対してそれまでなかつたこのビツトの影響が
現われる。アナログアース３０に流れる電流の値
が変わると、第３図に示されたようにアナログア
ース３０に余計なインピーダンス３４が存在する
時には、DACの出力端子２２の不所望な電圧エ
ラーが生じることになる。

第３図に示された式(1)は、アナログアース電流
の変化の影響と、アナログアース電流の大きさを
規定の最大量以下に保持すると共にアナログアー
ス電流の変化（ビツトが切換えられた時の）を最
大値以下に保持する必要性とを示している。第３
図では、16ビツトDACがブロツク３２で表わさ
れている。このDAC３２の出力電圧は出力端子
２２におけるV₀によつて示されている。この
DACのアナログアース３０を流れる電流はI_GNDで
表わされている。通常の場合には、製造業者によ
る試験又はパツケージング段階においても、或い
は使用者により使用される時においてもシステム
アース３６が存在しており、配線、接触又はパツ
ケージングによる若干の余計なインピーダンス３
４（その値をZ_EXTで示す）が生じる。アナログア
ース電流I_GNDの影響は、DAC３２の所望の理想的
な出力電圧V_DAC（バツテリ３２で示す）をI_GNDと
Z_EXTとの積に等しい量だけ変化させてしまうこと
である。従つて、DAC３２の出力端子２２に表
わされる出力電圧V₀は理想的なDAC出力電圧
V_DACに対するエラー値を含むことになる。

従来のDACにおいては、上記したように、ア
ナログアース電流I_GNDが変化すると、エラー電圧
（I_END×Z_EXT）が変化する。エラー電圧の変化は
DACの高精度の使用に制約を及ぼす。配線イン
ダクタンスは時間と共に変わるエラー電圧を招
き、これによりDAC出力電圧がその最終値に落
ち着くまでの時間が長くなる。従つて、デジタル
入力値が変化する時にアナログアース電流を最大
値以下に減少させると共に一定に保持するような
DACを設計する必要性がある。

本発明の目的は、高い精度を有すると共にその
利用範囲に多様性のある改良されたDACを提供
することである。

本発明の別の目的は、アナログアース電流を最
大値以下に減少させると共に一定に保持すること
により改良されたDACを提供することである。

本発明の更に別の目的は、出力のエラー電圧を
最大値以下に減少させると共に一定に保持するこ
とにより改良されたDACを提供することである。

本発明の更に別の目的は、完全な直線性を確保
し得られるように、余計なアナログアースインピ
ーダンスの影響を減少させることにより改良され
たDACを提供することである。

本発明の更に別の目的は、生産率を向上させ得
るように、製造中に正確な試験を行なうことがで
きる改良されたDACを提供することである。

本発明の更に別の目的は、所望の出力値に急速
に落ち着かせ得るように、余計なアナログアース
インピーダンスの影響を減少させることにより改
良されたDACを提供することである。

本発明の更に別の目的は、DACのアナログア
ースと使用者のシステムにおけるシステムアース
との間の配線インピーダンスがDACの性能に及
ぼす影響を減少させることにより使用者に課せら
れる配線に対する一般的な制約を除去する改良さ
れたDACを提供することである。

上記の諸目的およびその他の目的を達成するた
めに、本発明に従がうデジタル−アナログコンバ
ータは、複数個の上位ビツト電流スイツチ及び電
流源と、複数個の下位ビツト電流スイツチ及び電
流源と、上記下位ビツト電流スイツチ及び電流源
とアナログアースとに結合され且つその出力端子
を上記各上位ビツト電流スイツチ及び電流源の各
電流スイツチに結合された１次抵抗回路網とを備
えており、上記各下位ビツト電流スイツチ及び電
流源はそれぞれその電流スイツチが第１の状態に
ある時に上記第１抵抗回路網に第１の電流を供給
し、コンバータのアナログ出力の発生点より前に
位置させて上記各上位ビツト電流スイツチ及び電
流源の各電流スイツチおよび上記第１抵抗回路網
の出力端子に結合された加算点が設けられている
デジタル−アナログコンバータであつて、アナロ
グアースから上記各上位ビツト電流スイツチ及び
電流源を通して流れる電流を減少させるために、
上記各上位ビツト電流スイツチ及び電流源の各電
流スイツチとアナログアースとに結合された上位
ビツトアースバツフア手段と、複数個の下位ビツ
トにおける少くとも高位のビツトに対する各下位
ビツト電流スイツチ及び電流源の各電流スイツチ
とアナログアースと上記上位ビツトアースバツフ
ア手段とに結合された２次抵抗回路網とを備えて
いて、上記２次抵抗回路網に結合された各下位ビ
ツト電流スイツチ及び電流源は、それぞれその電
流スイツチが第２の状態にある時に上記２次抵抗
回路網にその電流スイツチが第１の状態にある時
のアナログアース電流の影響とほぼ等しい影響を
与える第２の電流を供給し、上記２次抵抗回路網
は、上記各下位ビツト電流スイツチ及び電流源に
よるアナログアース電流の影響を、その電流スイ
ツチが第１の状態および第２の状態のいづれの状
態にある時にも一定に保持させる、という構成を
有せしめたことを特徴とするものである。

第４図には、本発明に従つて改良されたデジタ
ル−アナログコンバータ（DAC）がブロツク図
で示されている。第１図と同様に機能するブロツ
クは同じ参照番号で示されている。DACの上位
ビツト（MSB）電流スイツチ及び電流源はブロ
ツク１０で一般的に示されており、３個の電流ス
イツチ及び２進重み付けされた３個の電流源より
成る。DACの下位ビツト（LSB）電流スイツチ
及び電流源はブロツク１４で示されており、13個
の電流スイツチ及び全て等しく重み付けされた13
個の電流源より成り、これら電流源はブロツク１
６で示された１次抵抗はしご回路によつて２進重
み付けされる。MSB及びLSBの電流スイツチ及
び電流源１０および１４のバイアス電圧は電圧基
準回路１２によつて供給される。各MSB電流ス
イツチは16ビツトデジタル制御ラインの上位の３
ビツトラインによつて制御される。各LSB電流
スイツチはこの16ビツトデジタル制御ラインの下
位の13ビツトラインによつて制御される。MSB
電流スイツチ及び電流源１０の出力は加算点１８
において１次抵抗はしご回路１６の出力と加算さ
れる。加算点１８の出力電流I₀は演算増巾器２０
によつて出力端子２２におけるアナログ出力電圧
V₀に変換される。

電圧基準回路１２のアナログアース電流は、電
圧基準回路１２とアナログアース３０との間に接
続された電圧基準アースバツフア３８によつて緩
衝される。MSB電流スイツチ及び電流源１０の
アナログアース電流は、MSB電流スイツチ及び
電流源１０とアナログアース３０との間に接続さ
れブロツク４０で示されているMSBアースバツ
フア回路によつて緩衝される。２次抵抗はしご回
路４２は、LSB電流スイツチ及び電流源１４と
MSBアースバツフア回路４０として接続され
LSB電流スイツチ及び電流源１４の電流スイツ
チ切換えにより生じるアナログアース電流の変化
を減少させる作動を行なうものである。

第４図に示された電圧基準アースバツフア３８
として作動する回路が、正端子を１端が負電源−
V_Sに接続された電圧ツエナーダイオード４４を
含む通常の電圧基準回路１２と共に、第５図に示
されている。ツエナーダイオード４４の他端子
は、ダイオード４６及び５０によつて示された複
数個の補償用ダイオードの直列接続体に接続され
る。最後の直列ダイオード５０の正端子は電流源
５２に接続されていて、バイアス出流I_Zが補償用
ダイオード４６及び５０、並びにツエナーダイオ
ード４４に送られる。これらダイオード４４，４
６及び５０の直列回路の両端間の電圧はMSB及
びLSBの電流スイツチ及び電流源１０及び１４
の電流源をバイアスする電圧として使用される。

通常の電圧基準回路１２では、電流源５２の正
の側がアナログアース３０に接続される。然し乍
ら、本発明にあつては、アナログアースに流れる
不所望な電流を減少させるために、電流源５２の
正の側がアーズバツフア３８の１部を構成するト
ランジスタ５４のエミツタに接続される。このト
ランジスタ５４のベースはアナログアース３０に
接続される。そして、トランジスタ５４のコレク
タは正の電源＋V_Sに接続される。従つて、電圧
基準回路１２に流れる大部分の電流は正の電源＋
V_Sから流れるのであつて、アナログアース３０
から流れるのではない。その結果、アナログアー
ス３０に流れる電流I_Zの影響は、トランジスタ５
４の電流利得βでI_Zを除算した商に等しい量に減
少される。

第４図に示されたMSBアースバツフア４０と
して働く回路が第６図に示されている。第６図の
回路の１部分は第２図に示したMSB電流スイツ
チ及び電流源１０の回路と同様に構成されてお
り、対応素子が同じ参照番号で示されていること
が認められるであろう、然し乍ら、第６図にあつ
ては、電流スイツチ１１のトランジスタ２６のコ
レクタは直接にアナログアース３０には接続され
ないでMSBアースバツフア４０のトランジスタ
５６のエミツタに接続されている。トランジスタ
５６のコレクタは正の電源に接続されている。従
つて、トランジスタ２６がオンにされた時にこの
トランジスタに流れる電流I_Wの大部分はトランジ
スタ５６のコレクタの正電源＋V_Sから流れる。

トランジスタ５６のベースに流れる電流I₁の量
は、重み付けされた電流I_Wをトランジスタ５６の
電流利得βで除算した商に等しい。MSB電流ス
イツチ及び電流源１０の影響からアナログアース
３０を更に隔離させるため、第２のトランジスタ
５８（PNPトランジスタ）を用いて電流I₁が更に
分割させる。トランジスタ５６のベースにトラン
ジスタ５８のエミツタが接続される。トランジス
タ５８のエミツタは電流源I_biasによつて同様にバ
イアスされる。トランジスタ５８のコレクタは負
の電源−V_Sに接続される。トランジスタ５８の
ベースはアナログアース３０に接続される。電流
I_Wに基いてアナログアース３０から流れる電流I₂
の影響は、重み付けされた電流I_Wをトランジスタ
５８の電流利得βとトランジスタ５６の電流利得
βとの積で除算したものに等しい。

MSBアースバツフア４０の１つの作用は、ア
ナログアース３０から複数個のMSB電流スイツ
チ１１（１つだけが図示してある）を通して電流
の量を減少させることである。その結果、トラン
ジスタ２４及び２６がオン及びオフに切換えられ
る時のアナログアース電流の変動量が減少させら
れれる。更にまた、PNPトランジスタ５８及び
NPNトランジスタ５６を組合わせて用いること
により、トランジスタ２６がオンに切換えられた
時のトランジスタ２６のコレクタの電圧はトラン
ジスタ５８及び５６のベース−エミツタ電圧の和
となる。従つて、トランジスタ５６のエミツタは
ほゞアース電位となる。トランジスタ２４のコレ
クタの電圧も同様にほゞゼロボルトとなる。なぜ
ならば、演算増巾器２０の＋入力がアナログアー
スに接続されているために増巾器２０の＋入力と
−入力との電圧差がゼロになるからである。両ト
ランジスタ２４及び２６のコレクタは同じ電圧で
あるから、これらトランジスタはオンにされた時
には同じ量の電力を消費する。その結果、電流源
１３（その近くにある電流スイツチトランジスタ
２４及び２６の発熱の影響を受ける）は、両トラ
ンジスタ２４及び２６がそれぞれオン時に同量の
電力を消費するので、これら電流スイツチトラン
ジスタによつて等しく影響を与えられることにな
り、従つて潜在的なエラーの原因が減少される。

第４図に示された２次抵抗はしご回路４２とし
て働く回路がLSB電流スイツチ及び電流源１４
および１次抵抗はしご回路１６と共に、第７図に
示されている。従来のDACでは、LSB電流スイ
ツチ及び電流源１４の各“オフ”トランジスタが
直接にアナログアース３０に直結されており、第
７図に示されたように２次抵抗はしご回路４２を
通してアナログアースに接続されているのではな
い。それ故、或るビツトがオフにされた時は、電
流源を流れる全ての電流I_WLはアナログアース３
０から発せられる。然し乍ら、或るビツトがオン
にされた時は、電流I_WLの少量部分がアナログア
ース３０から発せられ、電流I_WLの残りの部分は
正電源＋V_Sから発せられ、演算増巾器２０、フ
イードバツク抵抗２８に流れそして１次抵抗はし
ご回路１６の出力端子１６Ａへ流れる。従つて、
電流スイツチの切換えの結果アナログアース電流
に変動が生じ、従つて公知技術について前記した
ように従来のDACの出力電圧にはエラーが生じ
ることになる。

２次抵抗はしご回路４２は、LSB電流スイツ
チ及び電流源１４の電流スイツチがオン状態又は
オフ状態のいずれの状態にある時にも他の状態に
おいてアナログアースに流れる電流を複製するた
めの手段を形成する。従つて、LSB電流スイツ
チ及び電流源１４の或る所与のビツトの電流スイ
ツチがオフである時に、この電流スイツチがオン
であつた時にアナログアース３０から１次抵抗は
しご回路１６に流れた電流に等しい電流をアナロ
グアースから２次抵抗はしご回路４２及び電流ス
イツチの“オフ”トランジスタに流すように作動
する。その結果、LSB電流スイツチ及び電流源
１４の電流スイツチがオン状態からオフ状態に切
換わつても、或いはこれとは逆に切換わつても一
定のアナログアース電流が確保される。２次抵抗
はしご回路４２の出力抵抗６０はバツフアトラン
ジスタ６２のエミツタに接続される。このトラン
ジスタ６２のコレクタは正電源＋V_Sに接続され
ており、従つて２次抵抗はしご回路４２の出力端
子４２Ａへの電流は正電源＋V_Sから発せられる。
これは１次抵抗はしご回路１６の出力端子１６Ａ
への電流が正電流＋V_Sから発せられるのと同様
である。バツフアトランジスタ６２のベースは
MSBアースバツフア４０（第６図）のトランジ
スタ５８のエミツタに接続されており、従つてト
ランジスタ６２のエミツタの電位はほゞゼロボル
トとなる。

又、13個の下位ビツトのうちの高位の４ビツト
（B4ないしB7）に対する電流スイツチだけが２
次抵抗はしご回路４２に接続されていることが図
面から明らかであろう。所望される精度がこれ以
上であるかこれ以下である場合には、これ以上の
個数又はこれ以下の個数のビツトに対する電流ス
イツチをこれより大規模の２次抵抗はしご回路又
はこれより小規模の２次抵抗はしご回路にそれぞ
れ接続することができる。

第５図、第６図及び第７図の回路を含み、第４
図に示された各ブロツクの機能を果たす回路が第
８図（第８Ａ図および第８Ｂ図）に示されてい
る。第８図の回路は第４図に示したブロツク図の
各素子がいかに相関しているかを一般的に示すも
のである。上位ビツトの電流スイツチ及び電流源
は参照番号１０で一般的に示されている。この回
路は、それぞれ上位３個のビツトB1、B2及びB3
に対して設けられてI_W1，I_W2及びI_W3で表わされた
重み付けされた３個の電流源１３を有している。
各電流源は３個の単極双投スイツチに接続されて
いる。これら３個の単極双投スイツチはブロツク
１１で一般的に示されていて、第２図について述
べたようにそれぞれ“オン”トランジスタ２４と
“オフ”トランジスタ２６とを備えている。各
“オン”トランジスタ２４はそのエミツタを電流
源１３に接続され、そのコレクタを加算点１８に
接続されていてそのベースをデータライン１Ａ，
２Ａ及び３Ａによつてそれぞれ制御される。各
“オフ”トランジスタ２６はそのエミツタを電流
源１３に接続され、そのコレクタをMSBアース
バツフア４０に接続されていて、そのベースをデ
ータライン１Ｂ，２Ｂ及び３Ｂによつてそれぞれ
制御される。従つて、前に説明したように、“オ
ン”トランジスタ２４の何れかの組合せがオンに
された時には、正電源＋V_Sから、演算増巾器２
０、フイードバツク抵抗２８及び“オン”トラン
ジスタ２４を経て負電源−V_Sに至る電流路が形
成される。“オフ”トランジスタ２６がオンにバ
イアスされた時には、主としてMSBアースバツ
フア４０のトランジスタ５６のコレクタに接続さ
れた正電源＋V_Sから発せられた電流が、バイア
ス電流I_biasによつてそのベースをオンにバイアス
されたトランジスタ５６を通り、“オフ”トラン
ジスタ２６及び電流源を通つて負電源−V_Sへと
流れる。アナログアース３０は、MSBアースバ
ツフア４０のトランジスタ５６及び５８の電流利
得βによつて上位ビツトB1、B2及びB3のスイツ
チング作用から本質的に分離される。MBSアー
スバツフア４０のバイアス電流I_biasは２次抵抗は
しご回路４２のバツフアトランジスタ６２もバイ
アスする。

13個の下位ビツトB4ないしB16に対する電流
スイツチ及び電流源はブロツク１４内に示されて
いる（ビツト９ないし15に関しては同じものの繰
り返しであるから図示を省略してなる）。各下位
ビツトに対する電流源は等しく重み付けされてお
り、I_WLで示されている。データライン４Ａない
し１６Ａにより“オン”トランジスタがオンにさ
れた時に各ビツトの電流源から流れる電流は１次
抵抗はしご回路１６によつて分割される。その電
流路は、アナログアース３０から、１次抵抗はし
ご回路１６、“オン”トランジスタ及び電流源を
経て負電源−V_Sに至るものであることに注意さ
れたい。同様に、13個の下位ビツトの高位の４ビ
ツトすなわちビツトB4、B5、B6及びB7の電流
スイツチ及び電流源は、第７図について前記した
ように、２次抵抗はしご回路４２に接続されてい
る。

更に、電圧基準回路１２は、MSB及びLSBの
各電流スイツチ及び電流源１０及び１４の各電流
スイツチのバイアス電圧を設定する。これに加え
て、電圧基準アースバツフア３８は、大部分のツ
エナーバイアス電流I_Zを正電源＋V_Sから引き出す
ことによりアナログアース３０から流れるツエナ
ーバイアス電流I_Zを減少させるように働く。

以上の説明は本発明の実施態様の一例に過ぎな
い。特許請求の範囲で規定された本発明の範囲か
ら逸脱せずに多数の変更を行ない得ることは当業
者に明らかであろう。

【図面の簡単な説明】

第１図は従来の16ビツトのデジタル−アナログ
コンバータのブロツク図、第２図は第１図に示さ
れた上位ビツト電流スイツチ及び電流源の回路
図、第３図は変化するアナログアース電流の影響
を示す式及びブロツク図、第４図は本発明に従つ
て改良された16ビツトのデジタル−アナログコン
バータのブロツク図、第５図は第４図に示された
電圧基準回路及び電圧基準アースバツフア回路を
示す回路図、第６図は第２図に類似した回路に
MSBアースバツフアを付設した回路を示す図、
第７図は第４図に示されたLSB電流スイツチ及
び電流源、１次抵抗はしご回路、及び２次抵抗は
しご回路を示す回路図、そして第８Ａ図及び第８
Ｂ図は第４図のブロツク図を回路図として示した
図である。 １０……MSB電流スイツチ及び電流源、１１
……電流スイツチ、１２……電圧基準回路、１３
……電流源、１４……LSB電流スイツチ及び電
流源、１６……１次抵抗はしご回路、１８……加
算点、２０……演算増巾器、２２……出力端子、
２４……“オン”トランジスタ、２６……“オ
フ”トランジスタ、３８……電圧基準アースバツ
フア、４０……MBSアースバツフア、４２……
２次抵抗はしご回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の上位ビツト電流スイツチ及び電流源
   と、複数個の下位ビツト電流スイツチ及び電流源
   と、上記各下位ビツト電流スイツチ及び電流源と
   アナログアースとに結合され且つその出力端子を
   上記各上位ビツト電流スイツチ及び電流源の各電
   流スイツチに結合された１次抵抗回路網とを備え
   ており、上記各下位電流スイツチおよび電流源
   は、それぞれその電流スイツチが第１の状態にあ
   る時に上記１抵抗回路網に第１の電流を供給し、
   コンバータのアナログ出力の発生点より前に位置
   させて上記各上位ビツト電流スイツチ及び電流源
   の各電流スイツチおよび上記第１抵抗回路網の出
   力端子に結合された加算点が設けられているデジ
   タル−アナログコンバータであつて、 アナログアースから上記各上位ビツト電流スイ
   ツチ及び電流源を通して流れる電流を減少させる
   ために、上記各上位ビツト電流スイツチ及び電流
   源の各電流スイツチとアナログアースとに結合さ
   れた上位ビツトアースバツフア手段と、 複数個の下位ビツトにおける少くとも高位のビ
   ツトに対する各下位ビツト電流スイツチおよび電
   流源の各電流スイツチとアナログアースと上記上
   位ビツトアースバツフア手段とに結合された２次
   抵抗回路網と、 を備えていて、上記２次抵抗回路網に結合された
   各下位ビツト電流スイツチ及び電流源は、それぞ
   れその電流スイツチが第２の状態にある時に上記
   ２次抵抗回路網にその電流スイツチが第１の状態
   にある時のアナログアース電流の影響とほぼ等し
   い影響を与える第２の電流を供給し、上記２次抵
   抗回路網は、上記各下位電流スイツチ及び電流源
   によるアナログアース電流の影響を、その電流ス
   イツチが第１の状態および第２の状態のいづれの
   状態にある時にも一定に保持させる、ことを特徴
   とするデジタル−アナログコンバータ。