JPH0127519B2 - - Google Patents
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- JPH0127519B2 JPH0127519B2 JP3511584A JP3511584A JPH0127519B2 JP H0127519 B2 JPH0127519 B2 JP H0127519B2 JP 3511584 A JP3511584 A JP 3511584A JP 3511584 A JP3511584 A JP 3511584A JP H0127519 B2 JPH0127519 B2 JP H0127519B2
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- Japan
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- voltage
- capacitor
- detection circuit
- circuit
- ivp
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は縦続容量による電圧検出回路に関す
る。この電圧検出回路はたとえば電気的消去プロ
グラム可能ROM（E2PROM）、不揮発性RAM
（NOVRAM）等の書込み電圧制御回路に用いら
れる。
る。この電圧検出回路はたとえば電気的消去プロ
グラム可能ROM（E2PROM）、不揮発性RAM
（NOVRAM）等の書込み電圧制御回路に用いら
れる。
技術の背景
E2PROM，NOVRAM等における書込み電圧
Vppは通常の電源電圧Vcc（たとえば5V）に比べて
非常に大きくたとえば20〜25Vに設定されてい
る。従来、この書込み電圧Vppは外部から供給さ
れていたが、最近では、各チツプ内に昇圧回路を
設け、これにより、書込み電圧（この場合、IVP
と略称する）を発生させている。つまり、これに
より、チツプの外部電源および外部端子（パツ
ド）を減少できる。
Vppは通常の電源電圧Vcc（たとえば5V）に比べて
非常に大きくたとえば20〜25Vに設定されてい
る。従来、この書込み電圧Vppは外部から供給さ
れていたが、最近では、各チツプ内に昇圧回路を
設け、これにより、書込み電圧（この場合、IVP
と略称する）を発生させている。つまり、これに
より、チツプの外部電源および外部端子（パツ
ド）を減少できる。
昇圧回路には書込み時にクロツクが供給され、
このクロツクに応じて書込み電圧IVPが上昇する
が、この場合、書込み電圧IVPを検出して所定値
以上に上昇しないように電圧IVPを制限するため
の書込み電圧制御回路が必要である。
このクロツクに応じて書込み電圧IVPが上昇する
が、この場合、書込み電圧IVPを検出して所定値
以上に上昇しないように電圧IVPを制限するため
の書込み電圧制御回路が必要である。
従来技術と問題点
第１図は本発明が適用されるE2PROMの全体
構成図である。第１図において、１はメモリセ
ル、２はＸアドレス信号Ai（ｉ＝０〜ｎ）を受信
するアドレスバツフア、３はＸデコーダ、４はＹ
アドレス信号Ai′（ｉ＝０〜ｎ）を受信するアドレ
スバツフア、５はＹデコーダ、６はセンスアンプ
７およびライトイネーブル回路８をメモリセル１
へ選択的に接続するＹゲート、９は出力データ
DOの出力バツフア、１０は入力データDIの入力
バツフアである。１１はチツプイネーブル信号
CE、ライトイネーブル信号、出力イネーブ
ル信号を受信して動作モードを選択するモー
ドセレクト回路、１２は書込み時（Ｗ／Ｅ＝
“１”）に書込み電圧IVP1を発生する昇圧回路、
１３は昇圧回路１２の発生電圧IPV0（IPV1とほ
ぼ同一）を検出して書込み電圧IVP1を所定値以
上に上昇しないように昇圧回路１２を制御する書
込み電圧制御回路である。昇圧回路１２の書込み
電圧IVP1はチヤージポンプ回路１４，１５に印
加される。なお、従来の書込み電圧制御回路１３
には、ライトイネーブル信号Ｗ／Ｅは供給されて
いない。
構成図である。第１図において、１はメモリセ
ル、２はＸアドレス信号Ai（ｉ＝０〜ｎ）を受信
するアドレスバツフア、３はＸデコーダ、４はＹ
アドレス信号Ai′（ｉ＝０〜ｎ）を受信するアドレ
スバツフア、５はＹデコーダ、６はセンスアンプ
７およびライトイネーブル回路８をメモリセル１
へ選択的に接続するＹゲート、９は出力データ
DOの出力バツフア、１０は入力データDIの入力
バツフアである。１１はチツプイネーブル信号
CE、ライトイネーブル信号、出力イネーブ
ル信号を受信して動作モードを選択するモー
ドセレクト回路、１２は書込み時（Ｗ／Ｅ＝
“１”）に書込み電圧IVP1を発生する昇圧回路、
１３は昇圧回路１２の発生電圧IPV0（IPV1とほ
ぼ同一）を検出して書込み電圧IVP1を所定値以
上に上昇しないように昇圧回路１２を制御する書
込み電圧制御回路である。昇圧回路１２の書込み
電圧IVP1はチヤージポンプ回路１４，１５に印
加される。なお、従来の書込み電圧制御回路１３
には、ライトイネーブル信号Ｗ／Ｅは供給されて
いない。
第２図は従来の書込み電圧制御回路の回路図で
ある。第２図においては、書込み電圧制御回路
は、キヤパシタC1，C2の縦続接続による電圧検
出回路VD1と、デプレツシヨン形トランジスタ
Q1およびエンハンスメント形トランジスタQ2に
より構成されるインバータINVとを有する。こ
のとき、ノードN1の電位VN1は VN1＝C1／C1＋C2IVP0 であり、従つて、書込み電圧IVP0が第３図に示
すごとく上昇すると、電位VN1も比例して上昇
し、時刻t1にて電位VN1がインバータINVのスレ
ツシユホールド電圧Vth（トランジスタQ2のスレ
ツシユホールド電圧）に到達すると、インバータ
INVの出力がハイレベルからローレベルとなる。
この結果、第１図の昇圧回路１２内のクロツク供
給が停止されて書込み電圧IVP0は所定電圧たと
えば20V以上にはならない。つまり、第２図のご
とくインバータINVを構成すると、そのスレツ
シユホールド電圧Vthは大きくできずせいぜい３
〜4Vであり、従つて、書込み電圧IVP0を直接イ
ンバータINVにて検出することは不可能である
ので電圧検出回路VD1により電圧を下げてからイ
ンバータINVに電圧を印加している。しかも、
第２図の電圧検出回路VD1は容量的分割であるの
で直流損失がないという利点を有する。
ある。第２図においては、書込み電圧制御回路
は、キヤパシタC1，C2の縦続接続による電圧検
出回路VD1と、デプレツシヨン形トランジスタ
Q1およびエンハンスメント形トランジスタQ2に
より構成されるインバータINVとを有する。こ
のとき、ノードN1の電位VN1は VN1＝C1／C1＋C2IVP0 であり、従つて、書込み電圧IVP0が第３図に示
すごとく上昇すると、電位VN1も比例して上昇
し、時刻t1にて電位VN1がインバータINVのスレ
ツシユホールド電圧Vth（トランジスタQ2のスレ
ツシユホールド電圧）に到達すると、インバータ
INVの出力がハイレベルからローレベルとなる。
この結果、第１図の昇圧回路１２内のクロツク供
給が停止されて書込み電圧IVP0は所定電圧たと
えば20V以上にはならない。つまり、第２図のご
とくインバータINVを構成すると、そのスレツ
シユホールド電圧Vthは大きくできずせいぜい３
〜4Vであり、従つて、書込み電圧IVP0を直接イ
ンバータINVにて検出することは不可能である
ので電圧検出回路VD1により電圧を下げてからイ
ンバータINVに電圧を印加している。しかも、
第２図の電圧検出回路VD1は容量的分割であるの
で直流損失がないという利点を有する。
第２図の電圧検出回路は２層ポリシリコン構造
により構成されている。つまり、第４図に示すご
とく、キヤパシタC1は、第１ポリシリコン層４
５、第２ポリシリコン層４６、およびこれらの間
の絶縁層（SiO2図示せず）により構成され、キ
ヤパシタC2は、P-シリコン基板４１内のN+拡散
層４２、絶縁層（SiO2）４３、第１ポリシリコ
ン層４５により構成されている。しかしながら、
この場合、ポリシリコンの酸化により得られる絶
縁層（SiO2）のトンネルエミツシヨン開始電圧
が１〜3MV／cmと低いので、トンネルエミツシ
ヨンを防止するために膜厚を大きくしなければな
らず、従つて、その分、面積を大きくしなければ
ならないという問題点があり、しかもトンネルで
ノードN1に注入されたチヤージ（電子が４５か
ら４６へエミツシヨンするのでポリシリコン層４
５にはホールが残る）は半永久的に残り、この結
果、ノード電位VN1が上昇し、その分、電圧IVP0
が所定値より低くなるという問題点がある。
により構成されている。つまり、第４図に示すご
とく、キヤパシタC1は、第１ポリシリコン層４
５、第２ポリシリコン層４６、およびこれらの間
の絶縁層（SiO2図示せず）により構成され、キ
ヤパシタC2は、P-シリコン基板４１内のN+拡散
層４２、絶縁層（SiO2）４３、第１ポリシリコ
ン層４５により構成されている。しかしながら、
この場合、ポリシリコンの酸化により得られる絶
縁層（SiO2）のトンネルエミツシヨン開始電圧
が１〜3MV／cmと低いので、トンネルエミツシ
ヨンを防止するために膜厚を大きくしなければな
らず、従つて、その分、面積を大きくしなければ
ならないという問題点があり、しかもトンネルで
ノードN1に注入されたチヤージ（電子が４５か
ら４６へエミツシヨンするのでポリシリコン層４
５にはホールが残る）は半永久的に残り、この結
果、ノード電位VN1が上昇し、その分、電圧IVP0
が所定値より低くなるという問題点がある。
なお、２層のポリシリコンをキヤパシタC2に
応用することもできる。
応用することもできる。
発明の目的
本発明の目的は、電圧検出回路のキヤパシタ接
続ノードN1をスイツチングトランジスタを介し
て接地させ、電圧検出回路を使用しないときにス
イツチングトランジスタをオンにしてノード電位
VN1を接地電位に保持させることにより、前述の
トンネル・リークの問題を解決し、あわせて、キ
ヤパシタC1にPolySi−Si基板（逆導電層）を使
用することによつてキヤパシタ面積の低減をはか
るようにしたものである。たとえ、ジヤンクシヨ
ンリークによる電荷がノードN1に注入されても
スイツチングトランジスタにより該電荷ははき出
されるようにして、ノードN1の電位を適正にす
ることにある。
続ノードN1をスイツチングトランジスタを介し
て接地させ、電圧検出回路を使用しないときにス
イツチングトランジスタをオンにしてノード電位
VN1を接地電位に保持させることにより、前述の
トンネル・リークの問題を解決し、あわせて、キ
ヤパシタC1にPolySi−Si基板（逆導電層）を使
用することによつてキヤパシタ面積の低減をはか
るようにしたものである。たとえ、ジヤンクシヨ
ンリークによる電荷がノードN1に注入されても
スイツチングトランジスタにより該電荷ははき出
されるようにして、ノードN1の電位を適正にす
ることにある。
発明の構成
上述の目的を達成するために本発明によれば、
一方の電極が電源線に接続された第１のキヤパシ
タと、該第１のキヤパシタと直列に接続された第
２のキヤパシタと、該第１，２のキヤパシタの接
続点と前記電源線との間に接続されたスイツチン
グトランジスタとを具備し、前記第２のキヤパシ
タの一方の電極に被検出電圧を印加し、前記接続
点に出力される分圧電圧に基づいて該被検出電圧
の値が所定値になつたことを検出するようにし、
該被検出電圧が印加されない期間に前記スイツチ
ングトランジスタを導通させて前記接続点の電荷
を放出せしめるようにしたことを特徴とする電圧
検出回路が提供される。
一方の電極が電源線に接続された第１のキヤパシ
タと、該第１のキヤパシタと直列に接続された第
２のキヤパシタと、該第１，２のキヤパシタの接
続点と前記電源線との間に接続されたスイツチン
グトランジスタとを具備し、前記第２のキヤパシ
タの一方の電極に被検出電圧を印加し、前記接続
点に出力される分圧電圧に基づいて該被検出電圧
の値が所定値になつたことを検出するようにし、
該被検出電圧が印加されない期間に前記スイツチ
ングトランジスタを導通させて前記接続点の電荷
を放出せしめるようにしたことを特徴とする電圧
検出回路が提供される。
発明の実施例
第５図、第６図を参照して本発明の実施例を説
明する。
明する。
第５図は本発明の一実施例としての電圧検出回
路が適用された書込み電圧制御回路の回路図であ
る。第５図の電圧検出回路VD1′においては、第
２図のキヤパシタC1の代りにキヤパシタC1′を設
け、さらにトランジスタQ3をノードN1と接地と
の間に接続してある。このトランジスタQ3はラ
イトノイレーズ信号Ｗ／Ｅにより制御される。つ
まり、書込み時には信号Ｗ／Ｅはハイレベル（＝
“１”）となつてトランジスタQ3がオフとなるが、
それ以外は信号Ｗ／Ｅはローレベル（＝“０”）と
なつてトランジスタQ3はオンとなる。電圧IVP0
が０レベルになつたときに、従つて、ジヤンクシ
ヨンリークのためにノードN1の電位VN1は負電圧
に振れ込むが、オン状態のトランジスタQ3の存
在のためにノードN1の電位VN1は負にならない。
さらに、この場合、トランジスタQ3がオフ状態
であつても、ノードN1の電位VN1はトランジスタ
Q3のスレツシユホールド電圧の負の値たとえば
−0.6Vに押えることもできる。
路が適用された書込み電圧制御回路の回路図であ
る。第５図の電圧検出回路VD1′においては、第
２図のキヤパシタC1の代りにキヤパシタC1′を設
け、さらにトランジスタQ3をノードN1と接地と
の間に接続してある。このトランジスタQ3はラ
イトノイレーズ信号Ｗ／Ｅにより制御される。つ
まり、書込み時には信号Ｗ／Ｅはハイレベル（＝
“１”）となつてトランジスタQ3がオフとなるが、
それ以外は信号Ｗ／Ｅはローレベル（＝“０”）と
なつてトランジスタQ3はオンとなる。電圧IVP0
が０レベルになつたときに、従つて、ジヤンクシ
ヨンリークのためにノードN1の電位VN1は負電圧
に振れ込むが、オン状態のトランジスタQ3の存
在のためにノードN1の電位VN1は負にならない。
さらに、この場合、トランジスタQ3がオフ状態
であつても、ノードN1の電位VN1はトランジスタ
Q3のスレツシユホールド電圧の負の値たとえば
−0.6Vに押えることもできる。
また、バツクバイアスたとえば−5Vが基板に
印加されていても、信号Ｗ／Ｅが“０”状態にあ
ればノードN1の電位はバツクバイアス側に振れ
込むことはない。
印加されていても、信号Ｗ／Ｅが“０”状態にあ
ればノードN1の電位はバツクバイアス側に振れ
込むことはない。
第６図は第５図の電圧検出回路DV1′の断面図
である。第６図においては、P-シリコン基板６
１内にフイールド酸化膜６２によつて区分された
アクテイブ領域A1，A2，A3が設けられ、領域A1
にはキヤパシタC1′が形成され、領域A2にはキヤ
パシタC2が形成され、領域A3にはトランジスタ
Q3が形成される。すなわち、領域A1では、キヤ
パシタC1′が、基板６１内の不純物拡散領域６３、
電圧IVP0が印加されるポリシリコン層６４、お
よびこれらの間の絶縁層（SiO2、図示せず）に
より形成される。領域A2では、キヤパシタC2が、
基板６１内の不純物拡散領域６５、ポリシリコン
層６６、およびこれらの間の絶縁層（図示せず）
により形成される。なお、この場合、ポリシリコ
ン層６６は不純物拡散領域６３′を介して不純物
拡散領域６３に接続され、不純物拡散領域６５は
不純物拡散領域６５′を介して接地されている。
また、領域A3では、トランジスタQ3が、２つの
不純物拡散領域６７，６８、信号Ｗ／Ｅが印加さ
れるポリシリコン層６９、およびポリシリコン層
６９直下の絶縁層（図示せず）により形成され
る。なお、この場合、不純物拡散領域６８は接地
されている。
である。第６図においては、P-シリコン基板６
１内にフイールド酸化膜６２によつて区分された
アクテイブ領域A1，A2，A3が設けられ、領域A1
にはキヤパシタC1′が形成され、領域A2にはキヤ
パシタC2が形成され、領域A3にはトランジスタ
Q3が形成される。すなわち、領域A1では、キヤ
パシタC1′が、基板６１内の不純物拡散領域６３、
電圧IVP0が印加されるポリシリコン層６４、お
よびこれらの間の絶縁層（SiO2、図示せず）に
より形成される。領域A2では、キヤパシタC2が、
基板６１内の不純物拡散領域６５、ポリシリコン
層６６、およびこれらの間の絶縁層（図示せず）
により形成される。なお、この場合、ポリシリコ
ン層６６は不純物拡散領域６３′を介して不純物
拡散領域６３に接続され、不純物拡散領域６５は
不純物拡散領域６５′を介して接地されている。
また、領域A3では、トランジスタQ3が、２つの
不純物拡散領域６７，６８、信号Ｗ／Ｅが印加さ
れるポリシリコン層６９、およびポリシリコン層
６９直下の絶縁層（図示せず）により形成され
る。なお、この場合、不純物拡散領域６８は接地
されている。
発明の効果
以上説明したように本発明によれば、キヤパシ
タの縦接続による電圧検出回路において、キヤパ
シタ接続ノードをスイツチングトランジスタを介
して接地しているので、該ノードの電位のジヤク
シヨンリークによる低下は常に補正され、従つ
て、本発明に係る電圧検出回路をE2PROM，
NOVRAMの書込み電圧制御回路へ適用したと
きには、適正な書込み電圧が得られる。
タの縦接続による電圧検出回路において、キヤパ
シタ接続ノードをスイツチングトランジスタを介
して接地しているので、該ノードの電位のジヤク
シヨンリークによる低下は常に補正され、従つ
て、本発明に係る電圧検出回路をE2PROM，
NOVRAMの書込み電圧制御回路へ適用したと
きには、適正な書込み電圧が得られる。
第１図は本発明が適用されるE2PROMの全体
構成を示すブロツク回路図、第２図は従来の書込
み電圧制御回路の回路図、第３図は第２図の書込
み電圧IVP0およびノード電位VN1のタイミング
図、第４図は第２図の電圧検出回路の断面図、第
５図は本発明の一実施例としての電圧検出回路を
含む書込み電圧制御回路の回路図、第６図は第５
図の電圧検出回路の断面図である。 １２：昇圧回路、１３：書込み電圧制御回路、
C1′：第１のキヤパシタ、C2：第２のキヤパシタ、
Q3：スイツチングトランジスタ、IVP0：高電位
信号。
構成を示すブロツク回路図、第２図は従来の書込
み電圧制御回路の回路図、第３図は第２図の書込
み電圧IVP0およびノード電位VN1のタイミング
図、第４図は第２図の電圧検出回路の断面図、第
５図は本発明の一実施例としての電圧検出回路を
含む書込み電圧制御回路の回路図、第６図は第５
図の電圧検出回路の断面図である。 １２：昇圧回路、１３：書込み電圧制御回路、
C1′：第１のキヤパシタ、C2：第２のキヤパシタ、
Q3：スイツチングトランジスタ、IVP0：高電位
信号。
Claims (1)
- １ 一方の電極が電源線に接続された第１のキヤ
パシタと、該第１のキヤパシタと直列に接続され
た第２のキヤパシタと、該第１，２のキヤパシタ
の接続点と前記電源線との間に接続されたスイツ
チングトランジスタとを具備し、前記第２のキヤ
パシタの一方の電極に被検出電圧を印加し、前記
接続点に出力される分圧電圧に基づいて該被検出
電圧の値が所定値になつたことを検出するように
し、該被検出電圧が印加されない期間に前記スイ
ツチングトランジスタを導通させて前記接続点の
電荷を放出せしめるようにしたことを特徴とする
電圧検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035115A JPS60179998A (ja) | 1984-02-28 | 1984-02-28 | 電圧検出回路 |
| US06/704,995 US4636658A (en) | 1984-02-28 | 1985-02-25 | Voltage detecting device |
| KR1019850001191A KR890004304B1 (ko) | 1984-02-28 | 1985-02-26 | 전압 검출장치 |
| DE8585301327T DE3579333D1 (de) | 1984-02-28 | 1985-02-27 | Spannungsdetektor. |
| EP85301327A EP0155117B1 (en) | 1984-02-28 | 1985-02-27 | Voltage detecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035115A JPS60179998A (ja) | 1984-02-28 | 1984-02-28 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179998A JPS60179998A (ja) | 1985-09-13 |
| JPH0127519B2 true JPH0127519B2 (ja) | 1989-05-29 |
Family
ID=12432927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035115A Granted JPS60179998A (ja) | 1984-02-28 | 1984-02-28 | 電圧検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4636658A (ja) |
| EP (1) | EP0155117B1 (ja) |
| JP (1) | JPS60179998A (ja) |
| KR (1) | KR890004304B1 (ja) |
| DE (1) | DE3579333D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE8714849U1 (de) * | 1986-12-23 | 1987-12-23 | Jenoptik Jena Gmbh, Ddr 6900 Jena | Geregelter CMOS-Substratspannungsgenerator |
| NL8800287A (nl) * | 1988-02-08 | 1989-09-01 | Philips Nv | Geheugenschakeling met een uitwisbaar programmeerbaar geheugen, generator voor het opwekken van een programmeerspanning voor het geheugen, spanningsregelaar en flankregelaar, beide geschikt voor toepassing in de generator, en een diode-element. |
| JP3124781B2 (ja) * | 1990-03-30 | 2001-01-15 | 富士通株式会社 | 半導体集積回路装置 |
| GB9320246D0 (en) * | 1993-10-01 | 1993-11-17 | Sgs Thomson Microelectronics | A driver circuit |
| KR100384854B1 (ko) * | 1997-03-21 | 2003-08-06 | 기아자동차주식회사 | 가변댐퍼의회전각측정장치 |
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