JPH0131301B2 - - Google Patents
Info
- Publication number
- JPH0131301B2 JPH0131301B2 JP56124081A JP12408181A JPH0131301B2 JP H0131301 B2 JPH0131301 B2 JP H0131301B2 JP 56124081 A JP56124081 A JP 56124081A JP 12408181 A JP12408181 A JP 12408181A JP H0131301 B2 JPH0131301 B2 JP H0131301B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- substrate
- bias voltage
- semiconductor integrated
- capacitive element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は基板バイアス電圧の変動が小さい半導
体装置に関するものである。
体装置に関するものである。
半導体基板を用いて、それにバイアス電圧が与
えられることにより動作する半導体集積回路を形
成せる半導体チツプが配される半導体装置におい
ては、基板電流が回路動作によつて変動するの
で、それによつて基板バイアス電圧が変動し、こ
の変動が大きくなると回路が誤動作を起こすとい
う問題がある。第１図は一例として16Kビツト
MOS RAMについて動作時の基板電流測定の結
果を示したものである。図中、１はRAMを動作
させるために外部から入力するクロツク電圧波形
であり、振幅は5V、周期は1μsである。２は
RAMにクロツク１を入力したときの基板電流で
あり、ピーク値で±５ｍＡ程度流れている。この
基板電流の変動によつて、回路動作開始後（クロ
ツク１が低レベル）及び回路動作終了後（クロツ
ク１が高レベル）に基板バイアス電圧が大きく変
動する。この基板バイアス電圧の変動によつて回
路が誤動作する可能性があるので、この変動を小
さくする必要があるが、±５ｍＡもの基板電流の
変動があるので、その基板バイアス電圧の変動を
容量素子により平滑して抑圧しようとすれば、非
常に大きな容量が必要となり、チツプ上に該容量
素子を搭載することは占有面積が大きくなるので
困難である。したがつて、従来は基板バイアス電
圧の変動を抑圧するために、チツプの外に大きい
平滑用容量素子を設けなければならないという欠
点があつた。
えられることにより動作する半導体集積回路を形
成せる半導体チツプが配される半導体装置におい
ては、基板電流が回路動作によつて変動するの
で、それによつて基板バイアス電圧が変動し、こ
の変動が大きくなると回路が誤動作を起こすとい
う問題がある。第１図は一例として16Kビツト
MOS RAMについて動作時の基板電流測定の結
果を示したものである。図中、１はRAMを動作
させるために外部から入力するクロツク電圧波形
であり、振幅は5V、周期は1μsである。２は
RAMにクロツク１を入力したときの基板電流で
あり、ピーク値で±５ｍＡ程度流れている。この
基板電流の変動によつて、回路動作開始後（クロ
ツク１が低レベル）及び回路動作終了後（クロツ
ク１が高レベル）に基板バイアス電圧が大きく変
動する。この基板バイアス電圧の変動によつて回
路が誤動作する可能性があるので、この変動を小
さくする必要があるが、±５ｍＡもの基板電流の
変動があるので、その基板バイアス電圧の変動を
容量素子により平滑して抑圧しようとすれば、非
常に大きな容量が必要となり、チツプ上に該容量
素子を搭載することは占有面積が大きくなるので
困難である。したがつて、従来は基板バイアス電
圧の変動を抑圧するために、チツプの外に大きい
平滑用容量素子を設けなければならないという欠
点があつた。
また第２図は半導体集積回路チツプ上に容量を
設けて、それを回路動作に応じて充放電すること
により基板バイアス電圧を抑圧する構成を示した
ものである。図中、１０は半導体集積回路チツ
プ、１１はチツプ上で回路が構成されている部分
である。半導体集積回路１１は外部から端子１２
を通してクロツクを入力し動作するが、この回路
動作によつて基板電流が変動するため、基板バイ
アス電圧は回路動作開始時及び回路動作終了後
（プリチヤージ動作開始時）に大きく変動する。
ところで、第１図より、基板電流の変動は回路動
作開始後と終了後とでは、その極性が逆で変動量
はほゞ同じであることが分かる。即ち、基板バイ
アス電圧は回路動作開始時に低下し、終了時（プ
リチヤージ動作開始時）に増加する。そこで、チ
ツプ上に新たに容量素子を設け、これを回路の動
作に応じて充放電させて基板バイアス電圧の変動
を相殺している。
設けて、それを回路動作に応じて充放電すること
により基板バイアス電圧を抑圧する構成を示した
ものである。図中、１０は半導体集積回路チツ
プ、１１はチツプ上で回路が構成されている部分
である。半導体集積回路１１は外部から端子１２
を通してクロツクを入力し動作するが、この回路
動作によつて基板電流が変動するため、基板バイ
アス電圧は回路動作開始時及び回路動作終了後
（プリチヤージ動作開始時）に大きく変動する。
ところで、第１図より、基板電流の変動は回路動
作開始後と終了後とでは、その極性が逆で変動量
はほゞ同じであることが分かる。即ち、基板バイ
アス電圧は回路動作開始時に低下し、終了時（プ
リチヤージ動作開始時）に増加する。そこで、チ
ツプ上に新たに容量素子を設け、これを回路の動
作に応じて充放電させて基板バイアス電圧の変動
を相殺している。
第２図において、１３が基板バイアス電圧の変
動を吸収するためにチツプ１０上に新たに設けた
容量素子であり、この容量素子１３の一端はトラ
ンジスタTR−１，TR−２の接続点に接続され、
他端は半導体集積回路１１の基板バイアス供給線
に接続されている。１４は容量素子１３に充放
電々流を流す回路ブロツクで、インバータＩ、遅
延回路DL−１，DL−２、トランジスタTR−１，
TR−２より構成される。端子１２のクロツクが
低レベルのとき、半導体集積回路１１は動作状態
にあり、基板バイアス電圧は減少する傾向にあ
る。この時、トランジスタTR−１がオン、トラ
ンジスタTR−２はオフ状態をとるため、電源
VDDにより容量素子１３は充電され、上記基板バ
イアス電圧の低下を保償する。一方、端子１２の
クロツクが高レベルのときは、半導体集積回路１
１は動作終了すなわちプリチヤージ動作状態にあ
り、基板バイアス電圧は増加する傾向にある。こ
の時、トランジスタTR−２がオン、トランジス
タTR−１はオフ状態をとるため、容量素子１３
の電荷はTR−２を通して放電し、上記基板バイ
アス電圧の増加を保償する。このように、容量素
子１３を半導体集積回路１１の動作に応じて充放
電させることにより、基板電流の変動が相殺さ
れ、基板バイアス電圧を一定に保つことができ
る。しかし、容量素子１３の容量は回路１１の中
でプリチヤージ、デイスチヤージ動作を行う部分
の容量の総和に等しい容量をもつていなければな
らず、そのために面積の大きい容量をチツプ上に
搭載する必要があつた。
動を吸収するためにチツプ１０上に新たに設けた
容量素子であり、この容量素子１３の一端はトラ
ンジスタTR−１，TR−２の接続点に接続され、
他端は半導体集積回路１１の基板バイアス供給線
に接続されている。１４は容量素子１３に充放
電々流を流す回路ブロツクで、インバータＩ、遅
延回路DL−１，DL−２、トランジスタTR−１，
TR−２より構成される。端子１２のクロツクが
低レベルのとき、半導体集積回路１１は動作状態
にあり、基板バイアス電圧は減少する傾向にあ
る。この時、トランジスタTR−１がオン、トラ
ンジスタTR−２はオフ状態をとるため、電源
VDDにより容量素子１３は充電され、上記基板バ
イアス電圧の低下を保償する。一方、端子１２の
クロツクが高レベルのときは、半導体集積回路１
１は動作終了すなわちプリチヤージ動作状態にあ
り、基板バイアス電圧は増加する傾向にある。こ
の時、トランジスタTR−２がオン、トランジス
タTR−１はオフ状態をとるため、容量素子１３
の電荷はTR−２を通して放電し、上記基板バイ
アス電圧の増加を保償する。このように、容量素
子１３を半導体集積回路１１の動作に応じて充放
電させることにより、基板電流の変動が相殺さ
れ、基板バイアス電圧を一定に保つことができ
る。しかし、容量素子１３の容量は回路１１の中
でプリチヤージ、デイスチヤージ動作を行う部分
の容量の総和に等しい容量をもつていなければな
らず、そのために面積の大きい容量をチツプ上に
搭載する必要があつた。
本発明は、このような欠点を解決するため、半
導体集積回路のチツプ上の回路を動作タイミング
の異なる複数個の回路ブロツクに分割し、各回路
ブロツクに上記容量素子と同等の働きをさせるよ
うにしたもので、以下図面について詳細に説明す
る。
導体集積回路のチツプ上の回路を動作タイミング
の異なる複数個の回路ブロツクに分割し、各回路
ブロツクに上記容量素子と同等の働きをさせるよ
うにしたもので、以下図面について詳細に説明す
る。
第３図は本発明の実施例を示したもので、チツ
プ１０上で半導体集積回路が構成される部分を１
１−Ａ，１１−Ｂの２つの回路ブロツクに分割し
て、端子１２に印加するクロツクが低レベルの
時、回路ブロツク１１−Ａを動作期間、回路ブロ
ツク１１−Ｂをプリジヤージ期間とし、また、端
子１２のクロツクが高レベルの時は逆に、回路ブ
ロツク１１−Ｂを動作期間、回路ブロツク１１−
Ａをプリチヤージ期間としたものである。即ち、
回路ブロツク１１−Ａの動作開始時の基板電流の
変動は、回路ブロツク１１−Ｂのプリチヤージ開
始時の逆方向の基板電流によつて抑圧し、また回
路ブロツク１１−Ｂの動作開始時の基板電流変動
は回路ブロツク１１−Ａの逆方向の基板電流によ
つて抑圧するのである。この結果、半導体集積回
路チツプ１０としては、第２図のような容量素子
１３を搭載することなく回路動作時及びプリチヤ
ージ時の基板電流が抑圧され、基板バイアス電圧
の変動を小さくすることができる。
プ１０上で半導体集積回路が構成される部分を１
１−Ａ，１１−Ｂの２つの回路ブロツクに分割し
て、端子１２に印加するクロツクが低レベルの
時、回路ブロツク１１−Ａを動作期間、回路ブロ
ツク１１−Ｂをプリジヤージ期間とし、また、端
子１２のクロツクが高レベルの時は逆に、回路ブ
ロツク１１−Ｂを動作期間、回路ブロツク１１−
Ａをプリチヤージ期間としたものである。即ち、
回路ブロツク１１−Ａの動作開始時の基板電流の
変動は、回路ブロツク１１−Ｂのプリチヤージ開
始時の逆方向の基板電流によつて抑圧し、また回
路ブロツク１１−Ｂの動作開始時の基板電流変動
は回路ブロツク１１−Ａの逆方向の基板電流によ
つて抑圧するのである。この結果、半導体集積回
路チツプ１０としては、第２図のような容量素子
１３を搭載することなく回路動作時及びプリチヤ
ージ時の基板電流が抑圧され、基板バイアス電圧
の変動を小さくすることができる。
なお、本発明は第２図と第３図を組合せて実施
してもよく、その場合は、第２図の容量素子１３
は一つの回路ブロツクの動作による基板電流を抑
圧すればよいため、第２図のときに必要であつた
容量の１／ｎ（ｎは回路ブロツクの数）の容量で
足りるという利点がある。
してもよく、その場合は、第２図の容量素子１３
は一つの回路ブロツクの動作による基板電流を抑
圧すればよいため、第２図のときに必要であつた
容量の１／ｎ（ｎは回路ブロツクの数）の容量で
足りるという利点がある。
以上説明したように、本発明によれば、回路動
作に合わせて基板電流の変動を抑圧しているの
で、チツプの外に大きな容量素子を設けることな
く、基板バイアス電圧の変動の小さい半導体集積
回路が構成できるという利点がある。
作に合わせて基板電流の変動を抑圧しているの
で、チツプの外に大きな容量素子を設けることな
く、基板バイアス電圧の変動の小さい半導体集積
回路が構成できるという利点がある。
第１図は半導体集積回路の動作時の基板電流変
化を説明する図、第２図は従来の構成を示す図、
第３図は本発明の実施例を示す図である。 １０……半導体集積回路チツプ、１１……回路
構成部、１２……クロツク入力端子、１３……容
量素子、１４……充放電回路。
化を説明する図、第２図は従来の構成を示す図、
第３図は本発明の実施例を示す図である。 １０……半導体集積回路チツプ、１１……回路
構成部、１２……クロツク入力端子、１３……容
量素子、１４……充放電回路。
Claims (1)
- １ 半導体基板を用いてそれにバイアス電圧が与
えられることにより動作する半導体集積回路を形
成せる半導体チツプが配されてなる半導体装置に
おいて、前記半導体集積回路を基板上に偶数個の
回路ブロツクに分割して搭載し、さらに同数の回
路ブロツクになるように２群化して両群間で動作
期間と待機期間を逆相にすることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124081A JPS5795659A (en) | 1981-08-10 | 1981-08-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124081A JPS5795659A (en) | 1981-08-10 | 1981-08-10 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54062534A Division JPS5950225B2 (ja) | 1979-05-21 | 1979-05-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5795659A JPS5795659A (en) | 1982-06-14 |
| JPH0131301B2 true JPH0131301B2 (ja) | 1989-06-26 |
Family
ID=14876450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124081A Granted JPS5795659A (en) | 1981-08-10 | 1981-08-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5795659A (ja) |
-
1981
- 1981-08-10 JP JP56124081A patent/JPS5795659A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5795659A (en) | 1982-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3650186B2 (ja) | 半導体装置および比較回路 | |
| US6359798B1 (en) | Charge pump voltage converter | |
| JP3917228B2 (ja) | 半導体メモリ装置の昇圧電圧発生回路 | |
| USRE35141E (en) | Substrate bias generating circuit | |
| US6195307B1 (en) | Booster circuit and semiconductor memory device having the same | |
| JPS63290159A (ja) | 昇圧回路 | |
| KR101504587B1 (ko) | 음 전원전압 발생회로 및 이를 포함하는 반도체 집적회로 | |
| US3996482A (en) | One shot multivibrator circuit | |
| US4952863A (en) | Voltage regulator with power boost system | |
| JPH0159772B2 (ja) | ||
| JPH0324092B2 (ja) | ||
| US5604454A (en) | Integrated circuit with low output buffer energy consumption and related method | |
| JPS6199363A (ja) | 基板電位発生回路 | |
| JPS6144414B2 (ja) | ||
| JPH0131301B2 (ja) | ||
| JPS5950225B2 (ja) | 半導体装置 | |
| JPS62260355A (ja) | 半導体集積回路装置 | |
| KR100252740B1 (ko) | 반도체 장치 | |
| JPS59147524A (ja) | パルス発生回路 | |
| JPH0758887B2 (ja) | Ｒｃ時定数を利用した可変クロック遅延回路 | |
| JP2532702B2 (ja) | 昇圧回路 | |
| JP2832688B2 (ja) | メモリ素子用チャージポンプ回路 | |
| JPH01134796A (ja) | 不揮発性半導体記憶装置 | |
| JPH10107210A (ja) | 半導体集積回路 | |
| JPH10228793A (ja) | 半導体装置 |