JPH0140434B2 - - Google Patents
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- Publication number
- JPH0140434B2 JPH0140434B2 JP58157689A JP15768983A JPH0140434B2 JP H0140434 B2 JPH0140434 B2 JP H0140434B2 JP 58157689 A JP58157689 A JP 58157689A JP 15768983 A JP15768983 A JP 15768983A JP H0140434 B2 JPH0140434 B2 JP H0140434B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- map
- signal
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
この本発明はメモリ回路に係り、詳しくは
ROM領域やRAM領域のアドレス設定に汎用性
を有するメモリ回路に関する。
ROM領域やRAM領域のアドレス設定に汎用性
を有するメモリ回路に関する。
メモリICにはROMとRAMとがあり、また、
RAMを電池バツクアツプより不揮発性にし、さ
らに、書込禁止回路によつてROM化したRAM
回路もある。そして、メモリ回路の実装基板には
上述したROM，RAMおよびROM化したRAM
等が混在するが、一般に各メモリICのアドレス
配置（例えば第１図）は、個々の機種により異な
るから、従来は機種毎のメモリマツプに対応した
パターンの基板を個々に作成していた。また、メ
モリマツプ共通部分がある場合は、変更を要する
部分のみをデイプスイツチやジヤンパ線を設けて
アドレス変更したり、あるいは、パターンカツト
を行つて変更部分に対応していたが、対応し得る
範囲がどうしても限られてしまうという問題があ
つた。このように、従来のメモリ回路はアドレス
設定や書込禁止の設定が固定的であつたため、機
種毎の専用メモリ回路となつてしまい、この結
果、機種の数だけメモリ回路の種類が増加し、生
産性の向上が望めないという欠点があつた。
RAMを電池バツクアツプより不揮発性にし、さ
らに、書込禁止回路によつてROM化したRAM
回路もある。そして、メモリ回路の実装基板には
上述したROM，RAMおよびROM化したRAM
等が混在するが、一般に各メモリICのアドレス
配置（例えば第１図）は、個々の機種により異な
るから、従来は機種毎のメモリマツプに対応した
パターンの基板を個々に作成していた。また、メ
モリマツプ共通部分がある場合は、変更を要する
部分のみをデイプスイツチやジヤンパ線を設けて
アドレス変更したり、あるいは、パターンカツト
を行つて変更部分に対応していたが、対応し得る
範囲がどうしても限られてしまうという問題があ
つた。このように、従来のメモリ回路はアドレス
設定や書込禁止の設定が固定的であつたため、機
種毎の専用メモリ回路となつてしまい、この結
果、機種の数だけメモリ回路の種類が増加し、生
産性の向上が望めないという欠点があつた。
この発明は上述した事情に鑑み、メモリマツプ
が変つても同一の回路構成で対応することがで
き、これにより生産性を著しく向上させることが
できるメモリ回路を提供するもので、基板上に設
定されるリードオンリメモリ実装部およびランダ
ムアクセスメモリ実装部と、前記リードオンリメ
モリ実装部とランダムアクセスメモリ実装部のメ
モリマツプパターンを違えた複数のメモリマツプ
が書き込まれている不揮発性メモリと、前記不揮
発性メモリに書き込まれた各メモリマツプから所
望とするものを択一的に選択するマツプモード選
択スイツチと、外部より供給されるアドレス信号
を前記マツプモード選択スイツチにより選択され
たメモリマツプに基づいてデコードして得られる
出力からメモリ制御信号を作成するメモリ制御回
路とを具備したことを特徴とする。
が変つても同一の回路構成で対応することがで
き、これにより生産性を著しく向上させることが
できるメモリ回路を提供するもので、基板上に設
定されるリードオンリメモリ実装部およびランダ
ムアクセスメモリ実装部と、前記リードオンリメ
モリ実装部とランダムアクセスメモリ実装部のメ
モリマツプパターンを違えた複数のメモリマツプ
が書き込まれている不揮発性メモリと、前記不揮
発性メモリに書き込まれた各メモリマツプから所
望とするものを択一的に選択するマツプモード選
択スイツチと、外部より供給されるアドレス信号
を前記マツプモード選択スイツチにより選択され
たメモリマツプに基づいてデコードして得られる
出力からメモリ制御信号を作成するメモリ制御回
路とを具備したことを特徴とする。
以下図面を参照してこの発明の実施例について
説明する。
説明する。
第２図はこの発明の一実施例の構成を示すブロ
ツク図である。
ツク図である。
図において、１はCPU（中央処理装置）から供
給されるアドレス信号A0〜A15を増幅するアドレ
スバス（AB0〜AB15）用のバスドライバであり、
増幅されたアドレス信号A0〜A15は64Kバイトの
RAM回路２と64KバイトのROM回路３に供給さ
れるとともに、上位８ビツトのアドレス信号A8
〜A15がマツプ設定ROM４に供給される。RAM
回路２、ROM回路３は各々８ビツト×8KのICメ
モリを８個用いて構成されており、各ICメモリ
チツプの選択は、上位３ビツトのアドレス信号
A13〜A15をデコードすることによつて行なわれ
る。また、図から分るようにRAM回路２と
ROM回路３には同一の番地が重複して設定され
ており、したがつて、基板上のプリントパターン
が双方供に0000〜FFFF（16進数）番地となるよ
うに設定されている。また、５はRAM回路２の
書込み、読出し時に起動される双方向のバスドラ
イバ、６はROM回路３の読出時に起動される一
方向のバスドライバである、ここで、前述したマ
ツプ設定ROM４について説明する。マツプ設定
ROM４はRAM回路２とROM回路３のアドレス
の割り振りを設定するもので、CPU側から見た
場合に、同一番地にROMとRAM（あるいは
ROM化RAM）が重複しないようにするための
ものであり、アドレスの割り振りパターン（以下
マツプモードという）が、16種設定されている。
そして、マツプモードの選択は上位４ビツトのア
ドレス入力端子a8〜a11に供給される選択信号に
よつて行なわれ、この選択信号は４ビツトのデイ
ツプスイツチから構成されるマツプモード選択ス
イツチ７から出力される。そして、マツプ設定
ROM４は、マツプモードが選択された後はアド
レス入力端子a0〜a7に供給されるアドレス信号
A8〜A15に基づいて、出力端子Q0〜Q2から各々
信号Ｓ，WE，AEを出力する。この信号Ｓは
RAM回路２がROM回路３のいずれか一方を指
定する信号であり、“Ｈ”レベルのときはRAM
回路２を、“Ｌ”レベルのときはROM回路３を
指定する。また、信号WE，AEは各ライト許可
信号およびアドレス許可信号であり、共に“Ｈ”
レベルのとき許可、“Ｌ”レベルのとき禁止とな
る。９はOR（オア）回路であり、WE，WE強制
スイツチの２入力のうちの１個または２個が
“Ｈ”（ハイ）のときに、出力WENは“Ｈ”とな
り、２入力ともに“Ｌ”（ロウ）のときに出力
WENは“Ｌ”となる。１０はWE強制スイツチ
であり、後述のROM化RAM部分にデータを書
き込む場合にのみ、WE強制スイツチは“Ｈ”に
設定され、平常は“Ｌ”に設定されている。８は
デコード回路であり、上述の信号Ｓ，WE，AE
およびCPUから供給されるライトパルスWP1リ
ードパルスRPに基づいて、リード信号Ｒ、ライ
ト信号Ｗおよびバスドライバ５，６を制御するた
めの信号S1〜S3を出力する。なお、これらの信号
の機能については後述する。
給されるアドレス信号A0〜A15を増幅するアドレ
スバス（AB0〜AB15）用のバスドライバであり、
増幅されたアドレス信号A0〜A15は64Kバイトの
RAM回路２と64KバイトのROM回路３に供給さ
れるとともに、上位８ビツトのアドレス信号A8
〜A15がマツプ設定ROM４に供給される。RAM
回路２、ROM回路３は各々８ビツト×8KのICメ
モリを８個用いて構成されており、各ICメモリ
チツプの選択は、上位３ビツトのアドレス信号
A13〜A15をデコードすることによつて行なわれ
る。また、図から分るようにRAM回路２と
ROM回路３には同一の番地が重複して設定され
ており、したがつて、基板上のプリントパターン
が双方供に0000〜FFFF（16進数）番地となるよ
うに設定されている。また、５はRAM回路２の
書込み、読出し時に起動される双方向のバスドラ
イバ、６はROM回路３の読出時に起動される一
方向のバスドライバである、ここで、前述したマ
ツプ設定ROM４について説明する。マツプ設定
ROM４はRAM回路２とROM回路３のアドレス
の割り振りを設定するもので、CPU側から見た
場合に、同一番地にROMとRAM（あるいは
ROM化RAM）が重複しないようにするための
ものであり、アドレスの割り振りパターン（以下
マツプモードという）が、16種設定されている。
そして、マツプモードの選択は上位４ビツトのア
ドレス入力端子a8〜a11に供給される選択信号に
よつて行なわれ、この選択信号は４ビツトのデイ
ツプスイツチから構成されるマツプモード選択ス
イツチ７から出力される。そして、マツプ設定
ROM４は、マツプモードが選択された後はアド
レス入力端子a0〜a7に供給されるアドレス信号
A8〜A15に基づいて、出力端子Q0〜Q2から各々
信号Ｓ，WE，AEを出力する。この信号Ｓは
RAM回路２がROM回路３のいずれか一方を指
定する信号であり、“Ｈ”レベルのときはRAM
回路２を、“Ｌ”レベルのときはROM回路３を
指定する。また、信号WE，AEは各ライト許可
信号およびアドレス許可信号であり、共に“Ｈ”
レベルのとき許可、“Ｌ”レベルのとき禁止とな
る。９はOR（オア）回路であり、WE，WE強制
スイツチの２入力のうちの１個または２個が
“Ｈ”（ハイ）のときに、出力WENは“Ｈ”とな
り、２入力ともに“Ｌ”（ロウ）のときに出力
WENは“Ｌ”となる。１０はWE強制スイツチ
であり、後述のROM化RAM部分にデータを書
き込む場合にのみ、WE強制スイツチは“Ｈ”に
設定され、平常は“Ｌ”に設定されている。８は
デコード回路であり、上述の信号Ｓ，WE，AE
およびCPUから供給されるライトパルスWP1リ
ードパルスRPに基づいて、リード信号Ｒ、ライ
ト信号Ｗおよびバスドライバ５，６を制御するた
めの信号S1〜S3を出力する。なお、これらの信号
の機能については後述する。
次に、この実施例の動作を説明する。
まず、マツプモード選択スイツチ７によつて、
所望のマツプモードを選択する。そして、この時
に選択されたマツプモードが例えば第３図に示す
通りであつたとする。
所望のマツプモードを選択する。そして、この時
に選択されたマツプモードが例えば第３図に示す
通りであつたとする。
CPUが出力するアドレス信号A0〜A15が
（OOOO）H〜（8FFF）H、（DOOO）H〜（DFFF）
Hおよび（FOOO）H（F7FF）Hである場合。この
場合は信号Ｓが“Ｌ”レベル、信号WEが
“Ｌ”レベル、信号AEが“Ｈ”レベルとなる。
この果、デコード回路８はリードパルスRPが
供給されると、信号S1を出力してバスドライバ
６を動作状態にするとともに、リード信号Ｒを
出力してROM読み出し動作を行なわせる。そ
して、ROM回路３から読み出されたデータは
バスドライバ６を介してCPUへ供給される。
一方、デコード回路８にライトパルスWPが供
給されても、ライト信号Ｗは出力されず、ま
た、信号S2，S3も出力されずバスドライバ５は
非動作状態にある。したがつて、アドレス信号
A0〜A15が上述の範囲にある時は、RAM回路
２は読出しも書込みも行なわれず、結局第２図
に示す回路はROMとして機能する。
（OOOO）H〜（8FFF）H、（DOOO）H〜（DFFF）
Hおよび（FOOO）H（F7FF）Hである場合。この
場合は信号Ｓが“Ｌ”レベル、信号WEが
“Ｌ”レベル、信号AEが“Ｈ”レベルとなる。
この果、デコード回路８はリードパルスRPが
供給されると、信号S1を出力してバスドライバ
６を動作状態にするとともに、リード信号Ｒを
出力してROM読み出し動作を行なわせる。そ
して、ROM回路３から読み出されたデータは
バスドライバ６を介してCPUへ供給される。
一方、デコード回路８にライトパルスWPが供
給されても、ライト信号Ｗは出力されず、ま
た、信号S2，S3も出力されずバスドライバ５は
非動作状態にある。したがつて、アドレス信号
A0〜A15が上述の範囲にある時は、RAM回路
２は読出しも書込みも行なわれず、結局第２図
に示す回路はROMとして機能する。
アドレス信号A0〜A15が（9OOO）H〜
（97FF）Hおよび（EOOO）H〜（EFFF）Hの場合。
この場合は第３図に示すように、信号Ｓ，
WE，AEがすべて“Ｈ”レベルになり、この
結果、デコード回路８はリードパルスRPが供
給されると、リード信号Ｒを出力してRAM回
路２を読み出し状態にするとともに、信号S2を
出力してバスドライバ５を起動する。この場
合、バスドライバ５はデータD0〜D7を図面右
から左へ通過させる方向に起動される。これに
より、RAM回路２からはアドレス信号A0〜
A15によつて指定された番地のデータが、バス
ドライバ５を介してCPUへ供給される。この
際、信号S1は出力されていないので、バスドラ
イバ６は非動作状態にあり、この結果、ROM
回路３からCPUへデータが供給されるという
ことはない。一方、デコード回路８にライトパ
ルスWPが供給されると、ライト信号Ｗが出力
されてRAM回路２が書込み状態になるととも
に、信号S3が出力されてバスドライバ５が図面
左から右へデータD0〜D7を通過させる方向に
起動される。この結果、アドレス信号A0〜A15
によつて指定された番地に、CPUから出力さ
れるデータD0〜D7が書き込まれる。このよう
に、上述の状態においては、第２図に示す回路
はRAMとして機能する。
（97FF）Hおよび（EOOO）H〜（EFFF）Hの場合。
この場合は第３図に示すように、信号Ｓ，
WE，AEがすべて“Ｈ”レベルになり、この
結果、デコード回路８はリードパルスRPが供
給されると、リード信号Ｒを出力してRAM回
路２を読み出し状態にするとともに、信号S2を
出力してバスドライバ５を起動する。この場
合、バスドライバ５はデータD0〜D7を図面右
から左へ通過させる方向に起動される。これに
より、RAM回路２からはアドレス信号A0〜
A15によつて指定された番地のデータが、バス
ドライバ５を介してCPUへ供給される。この
際、信号S1は出力されていないので、バスドラ
イバ６は非動作状態にあり、この結果、ROM
回路３からCPUへデータが供給されるという
ことはない。一方、デコード回路８にライトパ
ルスWPが供給されると、ライト信号Ｗが出力
されてRAM回路２が書込み状態になるととも
に、信号S3が出力されてバスドライバ５が図面
左から右へデータD0〜D7を通過させる方向に
起動される。この結果、アドレス信号A0〜A15
によつて指定された番地に、CPUから出力さ
れるデータD0〜D7が書き込まれる。このよう
に、上述の状態においては、第２図に示す回路
はRAMとして機能する。
アドレス信号A0〜A15が（AOOO）H〜
（CFFF）Hの場合。この場合は第３図に示すよ
うに信号Ｓ，AEが“Ｈ”レベル、信号WEが
“Ｌ”レベルになる。この結果、デコード回路
８はリードパルスRPが供給されると、リード
信号Ｒを出力するとともに、信号S2を出力す
る。したがつて、前述のようにRAM回路２の
読出し動作となる。一方、デコード回路８にラ
イトパルスWPが供給されても、ライト信号Ｗ
は出力されず、また、信号S1〜S3も出力されな
い。すなわち、アドレス信号A0〜A15が
（AOOO）H〜（CFFF）Hの場合はRAM回路２が
ROM化RAMとして動作し、ROM回路３は非
動作状態となる。
（CFFF）Hの場合。この場合は第３図に示すよ
うに信号Ｓ，AEが“Ｈ”レベル、信号WEが
“Ｌ”レベルになる。この結果、デコード回路
８はリードパルスRPが供給されると、リード
信号Ｒを出力するとともに、信号S2を出力す
る。したがつて、前述のようにRAM回路２の
読出し動作となる。一方、デコード回路８にラ
イトパルスWPが供給されても、ライト信号Ｗ
は出力されず、また、信号S1〜S3も出力されな
い。すなわち、アドレス信号A0〜A15が
（AOOO）H〜（CFFF）Hの場合はRAM回路２が
ROM化RAMとして動作し、ROM回路３は非
動作状態となる。
アドレス信号A0〜A15が（98OO）H〜
（9FFF）Hおよび（F8OO）H〜（FFFF）Hの場合。
この場合は第３図に示すように信号Ｓ，WEが
“Ｈ”または“Ｌ”レベル（任意）、信号AEが
“Ｌ”レベルとなる。この結果、デコード回路
８はライトパルスWP、リードパルスRPの有
無に係わりなく、リード信号Ｒ、ライト信号Ｗ
を出力せず、また、信号S1〜S3も出力しない。
すなわち、このの場合は、第２図に示す回路
は読出しも書込みも全く行なわれない。したが
つて、CPUから見た場合の番地（AOOO）H〜
（CFFF）Hおよび（F8OO）H〜（FFFF）Hは空き
番地となるから、この番地にＩ／Ｏ等を設定す
ることもできる。
（9FFF）Hおよび（F8OO）H〜（FFFF）Hの場合。
この場合は第３図に示すように信号Ｓ，WEが
“Ｈ”または“Ｌ”レベル（任意）、信号AEが
“Ｌ”レベルとなる。この結果、デコード回路
８はライトパルスWP、リードパルスRPの有
無に係わりなく、リード信号Ｒ、ライト信号Ｗ
を出力せず、また、信号S1〜S3も出力しない。
すなわち、このの場合は、第２図に示す回路
は読出しも書込みも全く行なわれない。したが
つて、CPUから見た場合の番地（AOOO）H〜
（CFFF）Hおよび（F8OO）H〜（FFFF）Hは空き
番地となるから、この番地にＩ／Ｏ等を設定す
ることもできる。
以上のように、この実施例ではアドレス信号
A0〜A15の上位８ビツトA8〜A15をマツプ設定
ROM４によつてデコードすることにより、全メ
モリエリアにおけるROMとRAM（あるいは
ROM化RAM）を振り分けるようにしており、
さらに、マツプモード選択スイツチ７により、マ
ツプモードを切り換え得るようにしているから、
機種が変更になつてもプリントパターンは何ら変
更することなく対応することができる。
A0〜A15の上位８ビツトA8〜A15をマツプ設定
ROM４によつてデコードすることにより、全メ
モリエリアにおけるROMとRAM（あるいは
ROM化RAM）を振り分けるようにしており、
さらに、マツプモード選択スイツチ７により、マ
ツプモードを切り換え得るようにしているから、
機種が変更になつてもプリントパターンは何ら変
更することなく対応することができる。
なお、マツプ設定ROMにEP―ROM（イレイサ
ブル・プログラマブルROM）を使用すれば、消
去および書込が簡単にできるので、極めて好適で
ある。また、マツプ設定ROM４の出力信号とし
ては、例えばROMエリアを複数に分割した際に
いずれのエリアのROMかを指定するROM指定
信号、あるいは、パリテイービツトを設定するか
どうかを指定するパリテイー検出許可信号等を設
定することもできる。
ブル・プログラマブルROM）を使用すれば、消
去および書込が簡単にできるので、極めて好適で
ある。また、マツプ設定ROM４の出力信号とし
ては、例えばROMエリアを複数に分割した際に
いずれのエリアのROMかを指定するROM指定
信号、あるいは、パリテイービツトを設定するか
どうかを指定するパリテイー検出許可信号等を設
定することもできる。
実施例では、RAM，ROMとして8Kバイトの
ICメモリ素子が８個で64Kバイドずつ用意されて
いるが、全く指定されないメモリ素子は実装しな
くてもよい。また、RAM，ROMの切りかえを
8Kバイト単位（メモリ素子の１個単位）にする
場合には、第２図において、ROMメモリ領域の
回路部分は除去してもよい。すなわち、マツプ設
定ROM４の出力Ｓは不用となり（Ｈに固定す
る）、RAMメモリ領域２に、RAM，ROMの素
子が混在する。バスドライバ６とROM回路３と
はともに不用となる。
ICメモリ素子が８個で64Kバイドずつ用意されて
いるが、全く指定されないメモリ素子は実装しな
くてもよい。また、RAM，ROMの切りかえを
8Kバイト単位（メモリ素子の１個単位）にする
場合には、第２図において、ROMメモリ領域の
回路部分は除去してもよい。すなわち、マツプ設
定ROM４の出力Ｓは不用となり（Ｈに固定す
る）、RAMメモリ領域２に、RAM，ROMの素
子が混在する。バスドライバ６とROM回路３と
はともに不用となる。
以上説明したようにこの発明によれば、基板上
に設定されるリードオンリメモリ実装部およびラ
ンダムアクセスメモリ実装部と、前記リードオン
リメモリ実装部とランダムアクセスメモリ実装部
のメモリマツプパターンを違えた複数のメモリマ
ツプが書き込まれている不揮発性メモリと、前記
不揮発性メモリに書き込まれた各メモリマツプか
ら所望とするものを択一的に選択するマツプモー
ド選択スイツチと、外部より供給されるアドレス
信号を前記マツプモード選択スイツチにより選択
されたメモリマツプに基づいてデコードして得ら
れる出力からメモリ制御信号を作成するメモリ制
御回路とを具備したので、メモリマツプがどのよ
うに変つたとしても、プリント基板のパターン等
は何ら変更することなく、対応することができ
る。したつて、機種に係わりなく同一のメモリ基
板を作成すればよいので、生産性を著しく向上さ
せることができる。
に設定されるリードオンリメモリ実装部およびラ
ンダムアクセスメモリ実装部と、前記リードオン
リメモリ実装部とランダムアクセスメモリ実装部
のメモリマツプパターンを違えた複数のメモリマ
ツプが書き込まれている不揮発性メモリと、前記
不揮発性メモリに書き込まれた各メモリマツプか
ら所望とするものを択一的に選択するマツプモー
ド選択スイツチと、外部より供給されるアドレス
信号を前記マツプモード選択スイツチにより選択
されたメモリマツプに基づいてデコードして得ら
れる出力からメモリ制御信号を作成するメモリ制
御回路とを具備したので、メモリマツプがどのよ
うに変つたとしても、プリント基板のパターン等
は何ら変更することなく、対応することができ
る。したつて、機種に係わりなく同一のメモリ基
板を作成すればよいので、生産性を著しく向上さ
せることができる。
第１図はメモリマツプの一例を示す説明図、第
２図はこの発明の一実施例の構成を示すブロツク
図、第３図は同実施例におけるメモリマツプの一
例を示す説明図である。 ２……RAM回路（ランダムアクセスメモリ実
装部）、３……ROM回路（リードオンリメモリ
実装部）、４……マツプ設定ROM（不揮発性メモ
リ）、７……マツプモード選択スイツチ、８……
デコード回路（メモリ制御回路）。
２図はこの発明の一実施例の構成を示すブロツク
図、第３図は同実施例におけるメモリマツプの一
例を示す説明図である。 ２……RAM回路（ランダムアクセスメモリ実
装部）、３……ROM回路（リードオンリメモリ
実装部）、４……マツプ設定ROM（不揮発性メモ
リ）、７……マツプモード選択スイツチ、８……
デコード回路（メモリ制御回路）。
Claims (1)
- １ 基板上に設定されるリードオンメモリ実装部
およびランダムアクセスメモリ実装部と、前記リ
ードオンリメモリ実装部とランダムアクセスメモ
リ実装部のメモリマツプパターンを違えた複数の
メモリマツプが書き込まれている不揮発性メモリ
と、前記不揮発性メモリに書き込まれた各メモリ
マツプから所望とするものを択一的に選択するマ
ツプモード選択スイツチと、外部より供給される
アドレス信号を前記マツプモード選択スイツチに
より選択されたメモリマツプに基づいてデコード
して得られる出力からメモリ制御信号を作成する
メモリ制御回路とを具備したことを特徴とするメ
モリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157689A JPS6050688A (ja) | 1983-08-29 | 1983-08-29 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157689A JPS6050688A (ja) | 1983-08-29 | 1983-08-29 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050688A JPS6050688A (ja) | 1985-03-20 |
| JPH0140434B2 true JPH0140434B2 (ja) | 1989-08-29 |
Family
ID=15655230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157689A Granted JPS6050688A (ja) | 1983-08-29 | 1983-08-29 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050688A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257859A (ja) * | 1987-04-15 | 1988-10-25 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JPH0285942A (ja) * | 1988-09-21 | 1990-03-27 | Hitachi Ltd | データ処理システム |
| JP2504148Y2 (ja) * | 1993-03-15 | 1996-07-10 | 山崎工機株式会社 | 食品等被搬送物の拡列装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100691A (en) * | 1980-12-13 | 1982-06-22 | Fujitsu Ltd | Memory access control system |
| JPS58105475A (ja) * | 1981-12-17 | 1983-06-23 | Mitsubishi Electric Corp | 制御記憶装置 |
-
1983
- 1983-08-29 JP JP58157689A patent/JPS6050688A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6050688A (ja) | 1985-03-20 |
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