JPH0147905B2 - - Google Patents
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- JPH0147905B2 JPH0147905B2 JP55006866A JP686680A JPH0147905B2 JP H0147905 B2 JPH0147905 B2 JP H0147905B2 JP 55006866 A JP55006866 A JP 55006866A JP 686680 A JP686680 A JP 686680A JP H0147905 B2 JPH0147905 B2 JP H0147905B2
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- Japan
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- gate
- region
- drain
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- buried
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は不揮発性半導体メモリの製造方法に関
する。
する。
不揮発性の半導体メモリとして、第１図に示す
ように例えばＰ型Si半導体基板１の表面に一対の
高濃度n+拡散領域ソース２、ドレイン３を有し、
ソース・ドレイン間の基板上に内部に電荷捕獲用
のフローテイング・ゲート４を有し、かつその上
部に電荷制御用ゲート５を有するゲート絶縁膜
（SiO2膜）６を設けた２層ゲート構造であつて、
ソース・ドレイン間のSi半導体基板表面をチヤネ
ル領域としてその表面の全面又は少なくともドレ
イン側に隣接する部分に高不純物濃度のp+埋込
領域７を形成した半導体メモリが知られている。
ように例えばＰ型Si半導体基板１の表面に一対の
高濃度n+拡散領域ソース２、ドレイン３を有し、
ソース・ドレイン間の基板上に内部に電荷捕獲用
のフローテイング・ゲート４を有し、かつその上
部に電荷制御用ゲート５を有するゲート絶縁膜
（SiO2膜）６を設けた２層ゲート構造であつて、
ソース・ドレイン間のSi半導体基板表面をチヤネ
ル領域としてその表面の全面又は少なくともドレ
イン側に隣接する部分に高不純物濃度のp+埋込
領域７を形成した半導体メモリが知られている。
元来、二層のゲートを有する半導体メモリはゲ
ートおよびドレインに高電圧を印加することによ
つてチヤネル電流を流し、ドレイン接合の表面近
傍の空乏層中の強電界によつて生ずる高エネルギ
ー電荷をSiO2のバリアを越えてゲート絶縁膜中
のフローテイングゲート４に注入させて情報の書
込みを行なうものである。そして前記したように
ドレイン側に隣接して設けたp+埋込領域７によ
り、ここに形成されるp+n+接合の近傍の空乏層
の電界強度を大きくし、高エネルギーの電荷を発
生させ易くし、書込み効率を高めるものである。
しかし上記p+埋込領域を設けることは読出し時
においてもp+n+接合部で電界強度が大きくなる
ため読出し電圧で書込みを生じ易くなり、長時間
の読出し後、書込み状態となるという欠点があつ
た。
ートおよびドレインに高電圧を印加することによ
つてチヤネル電流を流し、ドレイン接合の表面近
傍の空乏層中の強電界によつて生ずる高エネルギ
ー電荷をSiO2のバリアを越えてゲート絶縁膜中
のフローテイングゲート４に注入させて情報の書
込みを行なうものである。そして前記したように
ドレイン側に隣接して設けたp+埋込領域７によ
り、ここに形成されるp+n+接合の近傍の空乏層
の電界強度を大きくし、高エネルギーの電荷を発
生させ易くし、書込み効率を高めるものである。
しかし上記p+埋込領域を設けることは読出し時
においてもp+n+接合部で電界強度が大きくなる
ため読出し電圧で書込みを生じ易くなり、長時間
の読出し後、書込み状態となるという欠点があつ
た。
本発明は上記した従来技術の欠点を取除くため
になされたものである。
になされたものである。
本発明の一つの目的は、書込み効率が高く、し
かも読出し時に不要な書込みが起こらない不揮発
性半導体メモリの製造方法を提供することにあ
る。本発明の他の目的は、上記不揮発性半導体メ
モリの製造にあたつて、工程数を増加させること
なく製造できる不揮発性半導体メモリの製造方法
を提供することにある。
かも読出し時に不要な書込みが起こらない不揮発
性半導体メモリの製造方法を提供することにあ
る。本発明の他の目的は、上記不揮発性半導体メ
モリの製造にあたつて、工程数を増加させること
なく製造できる不揮発性半導体メモリの製造方法
を提供することにある。
本発明の要旨は、第一導電型半導体基板上に高
不純物濃度の第一導電型の第一埋込層を形成し、
前記第一埋込層上に第一絶縁膜を介して内部に電
荷を捕獲するための第一ゲートを形成し、前記第
一ゲート上に第二絶縁膜を介して電荷を制御する
ための第二ゲートを前記第一ゲートに対して自己
整合的に形成し、前記第一又は第二ゲートに対し
て自己整合的に第一不純物を導入することにより
第二導電型の第二埋込層を形成し、前記第一又は
第二ゲートに対して自己整合的に第二不純物を導
入することにより高不純物濃度の第二導電型のド
レイン領域を形成し、前記第二埋込層は前記第一
ゲート下に存在し、かつ、その一端は前記第一埋
込層に接し、その他端は前記ドレイン領域に接す
るように形成されていることを特徴とする不揮発
性半導体メモリの製造方法にある。
不純物濃度の第一導電型の第一埋込層を形成し、
前記第一埋込層上に第一絶縁膜を介して内部に電
荷を捕獲するための第一ゲートを形成し、前記第
一ゲート上に第二絶縁膜を介して電荷を制御する
ための第二ゲートを前記第一ゲートに対して自己
整合的に形成し、前記第一又は第二ゲートに対し
て自己整合的に第一不純物を導入することにより
第二導電型の第二埋込層を形成し、前記第一又は
第二ゲートに対して自己整合的に第二不純物を導
入することにより高不純物濃度の第二導電型のド
レイン領域を形成し、前記第二埋込層は前記第一
ゲート下に存在し、かつ、その一端は前記第一埋
込層に接し、その他端は前記ドレイン領域に接す
るように形成されていることを特徴とする不揮発
性半導体メモリの製造方法にある。
このような本発明によれば下記の理由で前記目
的が達成できる。
的が達成できる。
一般に不揮発性半導体メモリにおいては、第３
図に示すように書込み時にソース側を接地してド
レイン側に高電圧（15V）をかけドレインに近い
チヤネル領域をピンチオフ（同図の太い破線で示
す）させドレイン近傍の空乏層中の電界強度を大
きくして第１ゲートにホツトエレクトロンを入れ
て書込みを行なう。このピンチオフする部分に
p+埋込領域を入れることにより電界強度が大き
くなり書込み効率が増すがその反面読出し時に低
い電圧（２〜3V）をドレインにかけても長時間
の動作により書込みがなされることは前に述べた
とおりである。しかし、p+埋込領域７とn+ドレ
イン３との間にｎ（又はｐ）埋込領域８を介挿す
ることにより、読出し時のドレイン電圧によつて
ドレインからのびる空乏層（同図の細い破線で示
す）がｎ（又はｐ）埋込領域にそつて、p+埋込領
域の近傍で電界集中をさける方向へひろがり、し
たがつて読出し時の電圧によつて書込まれること
がない。
図に示すように書込み時にソース側を接地してド
レイン側に高電圧（15V）をかけドレインに近い
チヤネル領域をピンチオフ（同図の太い破線で示
す）させドレイン近傍の空乏層中の電界強度を大
きくして第１ゲートにホツトエレクトロンを入れ
て書込みを行なう。このピンチオフする部分に
p+埋込領域を入れることにより電界強度が大き
くなり書込み効率が増すがその反面読出し時に低
い電圧（２〜3V）をドレインにかけても長時間
の動作により書込みがなされることは前に述べた
とおりである。しかし、p+埋込領域７とn+ドレ
イン３との間にｎ（又はｐ）埋込領域８を介挿す
ることにより、読出し時のドレイン電圧によつて
ドレインからのびる空乏層（同図の細い破線で示
す）がｎ（又はｐ）埋込領域にそつて、p+埋込領
域の近傍で電界集中をさける方向へひろがり、し
たがつて読出し時の電圧によつて書込まれること
がない。
なお書込み時には、ドレインに高電圧が印加さ
れるので、ドレイン近傍の空乏層の電界強度は、
p+埋込領域の存在により大きくなるため書込み
効率は十分大きくなる。
れるので、ドレイン近傍の空乏層の電界強度は、
p+埋込領域の存在により大きくなるため書込み
効率は十分大きくなる。
第４図ａ〜ｈは本発明を生む過程で検討したプ
ロセスであつて、半導体基板上でメモリセルアレ
イ中の半導体メモリトランジスタとそのメモリセ
ルアレイ周辺のMIS回路中のトランジスタ（以
下、周辺トランジスタと称す。）とを共存させる
場合に適用した製造プロセスの一例を工程順に示
すものである。
ロセスであつて、半導体基板上でメモリセルアレ
イ中の半導体メモリトランジスタとそのメモリセ
ルアレイ周辺のMIS回路中のトランジスタ（以
下、周辺トランジスタと称す。）とを共存させる
場合に適用した製造プロセスの一例を工程順に示
すものである。
(a) ｐ型Si半導体基板１１に選択的低温酸化によ
るフイルド酸化膜１２を形成し、フイルド酸化
膜に囲まれアクテイブ領域となる半導体基板表
面に熱酸化によるゲート酸化膜１３を形成す
る。同図においてメモリトランジスタを形成す
べき領域を領域とし、周辺トランジスタを形
成すべき領域を領域とする。以下フイルド酸
化膜の部分を省略する。
るフイルド酸化膜１２を形成し、フイルド酸化
膜に囲まれアクテイブ領域となる半導体基板表
面に熱酸化によるゲート酸化膜１３を形成す
る。同図においてメモリトランジスタを形成す
べき領域を領域とし、周辺トランジスタを形
成すべき領域を領域とする。以下フイルド酸
化膜の部分を省略する。
(b) 領域の表面の全面又は一部にゲート酸化膜
１３を通してホウ素(B)をイオン打込みしてp+
埋込領域１４（不純物濃度ρ：1017／cm3〜
1018／cm3のオーダー）を形成する。このとき領
域側はマスク１５で覆いp+領域を形成しな
い。領域側にp+埋込領域を部分的に形成す
る場合は上記マスクを利用する。
１３を通してホウ素(B)をイオン打込みしてp+
埋込領域１４（不純物濃度ρ：1017／cm3〜
1018／cm3のオーダー）を形成する。このとき領
域側はマスク１５で覆いp+領域を形成しな
い。領域側にp+埋込領域を部分的に形成す
る場合は上記マスクを利用する。
(c) 気相よりSiを堆積し全面に第１のポリSi層１
６を形成する。
６を形成する。
(d) ホトレジスト処理によるパターンニングを行
ない領域，にそれぞれポリSiゲート１７，
１８をのこして他のポリSi層を除去する。
ない領域，にそれぞれポリSiゲート１７，
１８をのこして他のポリSi層を除去する。
(e) 領域においてゲートをマスクとしてリン
（Ｐ）イオン打込みを行ないｎ埋込領域１９
（ρ：1018／cm3〜1019／cm3）を形成する。この
とき領域側はマスク２０で覆いｎ領域は形成
しない。なお、領域にｐ埋込層を形成する場
合は低濃度のｎ不純物をイオン打込みすること
によりp+領域の一部を打消してｐ埋込領域と
する。
（Ｐ）イオン打込みを行ないｎ埋込領域１９
（ρ：1018／cm3〜1019／cm3）を形成する。この
とき領域側はマスク２０で覆いｎ領域は形成
しない。なお、領域にｐ埋込層を形成する場
合は低濃度のｎ不純物をイオン打込みすること
によりp+領域の一部を打消してｐ埋込領域と
する。
(f) 領域，全面を熱酸化して第２のゲート酸
化膜２１を形成した後、第２のポリSi層２２を
形成する。
化膜２１を形成した後、第２のポリSi層２２を
形成する。
(g) 領域において第２のポリSi層のパターニン
グを行ない、ゲート１７より広い幅で第２のゲ
ート２３を形成する一方、領域においては第
２層のポリSi層は全面除去する。
グを行ない、ゲート１７より広い幅で第２のゲ
ート２３を形成する一方、領域においては第
２層のポリSi層は全面除去する。
(h) 領域，において高濃度のリン（Ｐ）又は
ヒ素（As）のイオン打込み、デポジシヨン等
によりゲートで覆われない半導体表面にn+不
純物（ρ：1020〜21／cm3）を導入し、領域側
にn+ソース２４、n+ドレイン２５、領域側
にn+ソース２６、n+ドレイン２７を形成する。
ヒ素（As）のイオン打込み、デポジシヨン等
によりゲートで覆われない半導体表面にn+不
純物（ρ：1020〜21／cm3）を導入し、領域側
にn+ソース２４、n+ドレイン２５、領域側
にn+ソース２６、n+ドレイン２７を形成する。
第５図は第４図ｈに対応する各拡散層及びゲー
トの平面パターンを示すものである。
トの平面パターンを示すものである。
このあと図示されないが全面にPSG（リン・シ
リケート・ガラス）膜によるパツシベイシヨンを
行ない、ソース・ドレインへのコンタクトホトエ
ツチ、アルミニウム（Al）蒸着によりソース・
ドレインにコンタクトする電極を形成してメモリ
トランジスタ及び周辺トランジスタを完成する。
リケート・ガラス）膜によるパツシベイシヨンを
行ない、ソース・ドレインへのコンタクトホトエ
ツチ、アルミニウム（Al）蒸着によりソース・
ドレインにコンタクトする電極を形成してメモリ
トランジスタ及び周辺トランジスタを完成する。
第６図は第４図ｂの工程でp+埋込領域１４を
領域のゲート下チヤネル領域に部分的に形成し
た場合のソース・ドレインn+拡散後の状態を示
す。
領域のゲート下チヤネル領域に部分的に形成し
た場合のソース・ドレインn+拡散後の状態を示
す。
第７図は第４図ｅの工程で低濃度のｎ不純物を
イオン打込みすることでp+埋込領域１４とn+ド
レイン２５との間にｐ埋込領域２８を形成した場
合の形態を示す。この場合ｐ埋込領域２６の幅ｌ
は１〜2μm程度に狭くとることが必要である。
イオン打込みすることでp+埋込領域１４とn+ド
レイン２５との間にｐ埋込領域２８を形成した場
合の形態を示す。この場合ｐ埋込領域２６の幅ｌ
は１〜2μm程度に狭くとることが必要である。
以上で述べたプロセスによれば、
(1) チヤネル内に全面に又は一部にp+埋込領域
を形成し、第１のポリSiゲートをマスクとして
ｎ（又はｐ）埋込領域を形成し、第２ポリSiゲ
ートをマスクとしてn+ソース・ドレイン領域
を形成することでp+p（又はｎ）n+接合が得ら
れる、 (2) メモリトランジスタと周辺トランジスタにお
いてゲート（第１のポリSiゲート）を同時に形
成し、ゲートをマスクとして自己整合的にn+
ソース・ドレインを形成することができる。
を形成し、第１のポリSiゲートをマスクとして
ｎ（又はｐ）埋込領域を形成し、第２ポリSiゲ
ートをマスクとしてn+ソース・ドレイン領域
を形成することでp+p（又はｎ）n+接合が得ら
れる、 (2) メモリトランジスタと周辺トランジスタにお
いてゲート（第１のポリSiゲート）を同時に形
成し、ゲートをマスクとして自己整合的にn+
ソース・ドレインを形成することができる。
第８図ａ〜ｇは本発明によるメモリトランジス
タの製造プロセスの実施例を示す。この場合も前
記第４図のプロセスと同様に同じ半導体基板上に
周辺トランジスタが形成されるが、その説明は省
略する。
タの製造プロセスの実施例を示す。この場合も前
記第４図のプロセスと同様に同じ半導体基板上に
周辺トランジスタが形成されるが、その説明は省
略する。
(a) p-Si基板１１上にp+埋込層１４を形成し、
ゲート酸化膜１３の上のポリSi層をパターンニ
ングしてゲート１７を形成する。これらのプロ
セスは第４図ａ〜ｄ工程と全く同様である。
ゲート酸化膜１３の上のポリSi層をパターンニ
ングしてゲート１７を形成する。これらのプロ
セスは第４図ａ〜ｄ工程と全く同様である。
(b) ポリSiゲート表面に熱酸化による酸化膜２１
を形成した後、全面に第２のポリSi層２２を形
成する。
を形成した後、全面に第２のポリSi層２２を形
成する。
(c) 第２のポリSi層のパターニングを行なつて第
１のゲート１７の上に重なる第２のゲート２３
を残しこれ以外のポリSi層を除去する。この場
合第２のゲート２３の寸法l2は第１のゲート１
７の寸法l1よりも小さく形成する。
１のゲート１７の上に重なる第２のゲート２３
を残しこれ以外のポリSi層を除去する。この場
合第２のゲート２３の寸法l2は第１のゲート１
７の寸法l1よりも小さく形成する。
(d) 第２のゲート２３をマスクとして第１のゲー
ト１７のはみ出し部分をエツチ除去し、第１ゲ
ート、第２ゲートを同寸法（l2）に形成する。
ト１７のはみ出し部分をエツチ除去し、第１ゲ
ート、第２ゲートを同寸法（l2）に形成する。
(e) 第１、第２のゲートをマスクにしてリン
（Ｐ）イオン打込みを行ない、ゲートの形成さ
れない基板表面にｎ埋込層１９を形成する。
（Ｐ）イオン打込みを行ない、ゲートの形成さ
れない基板表面にｎ埋込層１９を形成する。
(f) まず第１ゲート１８及び第２ゲート２３の露
出部分を酸化する。次に、ｎ埋込層の不純物の
引伸し拡散を行い、その一部をゲート下のp+
領域１４に入りこんだ位置でp+n接合をつく
る。
出部分を酸化する。次に、ｎ埋込層の不純物の
引伸し拡散を行い、その一部をゲート下のp+
領域１４に入りこんだ位置でp+n接合をつく
る。
(g) 高濃度のリン・デポジシヨン拡散を行ないゲ
ートの形成されない基板表面にｎ埋込層と重複
してn+拡散ソース２４、ドレイン２５を形成
する。
ートの形成されない基板表面にｎ埋込層と重複
してn+拡散ソース２４、ドレイン２５を形成
する。
以上述べたように本発明によれば、第一又は第
２ゲートに対して自己整合的にソース・ドレイン
領域及び第二埋込層（例えば、ｎ埋込層１９）が
形成できる。
２ゲートに対して自己整合的にソース・ドレイン
領域及び第二埋込層（例えば、ｎ埋込層１９）が
形成できる。
ここで、第二埋込層が自己整合的に形成すると
いうことは極めて重要である。前述の通り、第二
埋込層は第一埋込層（例えば、p+埋込層１４）
とドレイン領域との接合近傍での大きな電界強度
を適当に緩和するために介挿させるものである。
そして、適度な電界強度緩和のためには第二埋込
層の不純物濃度はドレイン領域のそれに比べて１
ケタ以上小さくするのが一般的である。ところ
が、この電界強度の緩和の程度は第二埋込層の幅
ｌ（第８図ｇ参照）に依存する。従つて、第二埋
込層により適度に電界強度を緩和するためには幅
ｌの寸法精度は高いものが要求される。
いうことは極めて重要である。前述の通り、第二
埋込層は第一埋込層（例えば、p+埋込層１４）
とドレイン領域との接合近傍での大きな電界強度
を適当に緩和するために介挿させるものである。
そして、適度な電界強度緩和のためには第二埋込
層の不純物濃度はドレイン領域のそれに比べて１
ケタ以上小さくするのが一般的である。ところ
が、この電界強度の緩和の程度は第二埋込層の幅
ｌ（第８図ｇ参照）に依存する。従つて、第二埋
込層により適度に電界強度を緩和するためには幅
ｌの寸法精度は高いものが要求される。
すなわち、幅ｌが所定値より大きすぎると、空
乏層が拡がりすぎて電界強度が弱くなりすぎ、ホ
ツトエレクトロンの発生が抑制され、データの書
込み効率が落ちる。そして幅ｌが極端に長くなる
場合、データの書込みが不能となる。
乏層が拡がりすぎて電界強度が弱くなりすぎ、ホ
ツトエレクトロンの発生が抑制され、データの書
込み効率が落ちる。そして幅ｌが極端に長くなる
場合、データの書込みが不能となる。
一方、幅ｌが所定値より小さすぎると第二埋込
層が有効に機能しなくなる。すなわち、この場合
には、書込み効率は高い値に維持されるが、読出
し時にも第一ゲートにホツトエレクトロンが徐々
に蓄積されて誤書込み（ソフトエラー）が生じ
る。
層が有効に機能しなくなる。すなわち、この場合
には、書込み効率は高い値に維持されるが、読出
し時にも第一ゲートにホツトエレクトロンが徐々
に蓄積されて誤書込み（ソフトエラー）が生じ
る。
不揮発性半導体メモリの分野においても、大容
量化に伴う微細パターン化の要請は極めて大き
く、第二埋込層も必然的に微細化の傾向にある。
しかるに、従来の第二埋込層は第二ゲート形成用
マスクとは別のマスクを用いていたのでマスクズ
レが生じ、これによつて、第二埋込層の幅ｌの寸
法にバラつきが生じる。従つて、従来技術に依存
していたのでは、データの書込み効率向上とソフ
トライト防止の両立を図つた大容量不揮発性半導
体メモリの実現が困難となる。
量化に伴う微細パターン化の要請は極めて大き
く、第二埋込層も必然的に微細化の傾向にある。
しかるに、従来の第二埋込層は第二ゲート形成用
マスクとは別のマスクを用いていたのでマスクズ
レが生じ、これによつて、第二埋込層の幅ｌの寸
法にバラつきが生じる。従つて、従来技術に依存
していたのでは、データの書込み効率向上とソフ
トライト防止の両立を図つた大容量不揮発性半導
体メモリの実現が困難となる。
本発明では、第二埋込層は第一又は第二ゲート
に対して自己整合的に形成しているので、書込み
効率を向上させることができると共に、長時間読
出しに伴う誤書込み（ソフトライト）の防止を図
つた大容量不揮発性半導体メモリを実現できる。
に対して自己整合的に形成しているので、書込み
効率を向上させることができると共に、長時間読
出しに伴う誤書込み（ソフトライト）の防止を図
つた大容量不揮発性半導体メモリを実現できる。
本発明は前記プロセスに限定されない。前記プ
ロセスで埋込領域１９は、ソース・ドレインの両
側に形成しているが、ソース側には形成しなくと
もよい。また、前記プロセスではp-Si基板上にｎ
チヤネルMISトランジスタを形成する場合につい
て述べたが、n-基板上にｐチヤネルMISトラン
ジスタを形成する場合についても前記プロセスを
同様に適用できることはもちろんである。
ロセスで埋込領域１９は、ソース・ドレインの両
側に形成しているが、ソース側には形成しなくと
もよい。また、前記プロセスではp-Si基板上にｎ
チヤネルMISトランジスタを形成する場合につい
て述べたが、n-基板上にｐチヤネルMISトラン
ジスタを形成する場合についても前記プロセスを
同様に適用できることはもちろんである。
第１図は従来の半導体メモリ装置の例を示す断
面図、第２図は本発明による半導体メモリ装置の
一例を示す断面図、第３図は本発明の原理説明の
ための一部断面図である。第４図ａ〜ｈは本発明
を生む過程で検討したプロセスであつて、メモリ
トランジスタの製造プロセスの一実施例を示す各
工程におけるメモリトランジスタと周辺トランジ
スタの断面図、第５図は第４図ｈにおける拡散及
びゲートパターンを示す平面図、第６図及び第７
図は第４図のプロセスによる変形例を示す一部断
面図、第８図ａ〜ｇは本発明の半導体メモリ装置
を製造するための製造プロセスを示す各工程にお
けるメモリ部の断面図である。 １……p-Si基板、２……n+ソース、３……n+
ドレイン、４……電荷捕獲用ゲート、５……制御
用ゲート、６……ゲート絶縁膜、７……p+埋込
領域、８……ｎ埋込領域、１１……p-Si基板、１
２……フイルド酸化膜、１３……ゲート酸化膜、
１４……p+埋込層、１５……マスク、１６……
ポリSi層、１７，１８……ポリSiゲート（第１ゲ
ート）、１９……ｎ埋込領域、２０……マスク、
２２……ポリSi層、２３……ポリSi第２ゲート、
２４……n+ソース、２５……n+ドレイン、２６
……n+ソース、２７……n+ドレイン、２８……
ｐ埋込領域、４０……酸化膜。
面図、第２図は本発明による半導体メモリ装置の
一例を示す断面図、第３図は本発明の原理説明の
ための一部断面図である。第４図ａ〜ｈは本発明
を生む過程で検討したプロセスであつて、メモリ
トランジスタの製造プロセスの一実施例を示す各
工程におけるメモリトランジスタと周辺トランジ
スタの断面図、第５図は第４図ｈにおける拡散及
びゲートパターンを示す平面図、第６図及び第７
図は第４図のプロセスによる変形例を示す一部断
面図、第８図ａ〜ｇは本発明の半導体メモリ装置
を製造するための製造プロセスを示す各工程にお
けるメモリ部の断面図である。 １……p-Si基板、２……n+ソース、３……n+
ドレイン、４……電荷捕獲用ゲート、５……制御
用ゲート、６……ゲート絶縁膜、７……p+埋込
領域、８……ｎ埋込領域、１１……p-Si基板、１
２……フイルド酸化膜、１３……ゲート酸化膜、
１４……p+埋込層、１５……マスク、１６……
ポリSi層、１７，１８……ポリSiゲート（第１ゲ
ート）、１９……ｎ埋込領域、２０……マスク、
２２……ポリSi層、２３……ポリSi第２ゲート、
２４……n+ソース、２５……n+ドレイン、２６
……n+ソース、２７……n+ドレイン、２８……
ｐ埋込領域、４０……酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型半導体基板上に高不純物濃度の第
一導電型の第一埋込層を形成し、前記第一埋込層
上に第一絶縁膜を介して内部に電荷を捕獲するた
めの第一ゲートを形成し、前記第一ゲート上に第
二絶縁膜を介して電荷を制御するための第二ゲー
トを前記第一ゲートに対して自己整合的に形成
し、前記第一又は第二ゲートに対して自己整合的
に第一不純物を導入することにより第二導電型の
第二埋込層を形成し、前記第一又は第二ゲートに
対して自己整合的に第二不純物を導入することに
より高不純物濃度の第二導電型のドレイン領域を
形成し、前記第二埋込層は前記第一ゲート下に存
在し、かつ、その一端は前記第一埋込層に接し、
その他端は前記ドレイン領域に接するように形成
されていることを特徴とする不揮発性半導体メモ
リの製造方法。 ２ 前記第一不純物と前記第二不純物は同一物質
であることを特徴とする特許請求の範囲第１項記
載の不揮発性半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP686680A JPS56104473A (en) | 1980-01-25 | 1980-01-25 | Semiconductor memory device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP686680A JPS56104473A (en) | 1980-01-25 | 1980-01-25 | Semiconductor memory device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56104473A JPS56104473A (en) | 1981-08-20 |
| JPH0147905B2 true JPH0147905B2 (ja) | 1989-10-17 |
Family
ID=11650154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP686680A Granted JPS56104473A (en) | 1980-01-25 | 1980-01-25 | Semiconductor memory device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56104473A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126674A (ja) * | 1983-01-10 | 1984-07-21 | Toshiba Corp | 情報記憶用半導体装置 |
| JPH0722194B2 (ja) * | 1984-07-24 | 1995-03-08 | 工業技術院長 | 不揮発性メモリ |
| KR100238199B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법 |
| KR100542947B1 (ko) * | 1998-10-27 | 2006-03-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419372A (en) * | 1977-07-14 | 1979-02-14 | Nec Corp | Production of semiconductor memory |
-
1980
- 1980-01-25 JP JP686680A patent/JPS56104473A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56104473A (en) | 1981-08-20 |
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