JPH0148701B2 - - Google Patents
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- JPH0148701B2 JPH0148701B2 JP57048201A JP4820182A JPH0148701B2 JP H0148701 B2 JPH0148701 B2 JP H0148701B2 JP 57048201 A JP57048201 A JP 57048201A JP 4820182 A JP4820182 A JP 4820182A JP H0148701 B2 JPH0148701 B2 JP H0148701B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Description
【発明の詳細な説明】
本発明は入力クロツクパルスのハーフクロツク
単位で分周出力を発生することの出来る分周回路
を構成することにより、分周比を奇数分の１と偶
数分の１の間で切り換える場合に、出力パルスの
周波数が出来る限り低くならない様な状態で切換
分周動作を行なわせることの出来る切換分周装置
を提供するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention allows the frequency division ratio to be set between 1/an odd number and 1/an even number by configuring a frequency divider circuit that can generate a frequency-divided output in half-clock units of an input clock pulse. An object of the present invention is to provide a switching frequency dividing device that can perform a switching frequency division operation in a state where the frequency of an output pulse does not become as low as possible when switching.
例えば家庭用のVHS方式ビデオテープレコー
ダ（以下、家庭用VTRと称す。）を例にとつて従
来の問題点を説明すると、日本国内および米国に
おいてはカラーテレビの標準方式としてNTSC方
式が採用されているが、ヨーロツパおよびソ連に
おいてはPAL方式、SECAM方式が採用されてい
る。 For example, to explain the problems with conventional home VHS video tape recorders (hereinafter referred to as home VTRs), the NTSC system has been adopted as the standard color television system in Japan and the United States. However, in Europe and the Soviet Union, the PAL and SECAM systems are used.
NTSC方式とPAL、SECAM方式では水平同期
周波数、垂直同期周波数、走査線の本数などが異
なり、同じメカニズムをNTSC方式とPALおよ
びSECAM方式の両方に使える様にするにはシリ
ンダヘツドと磁気テープの相対速度を異ならせる
必要がある。 The horizontal sync frequency, vertical sync frequency, number of scanning lines, etc. differ between the NTSC system, PAL, and SECAM systems, and in order to be able to use the same mechanism for both the NTSC system, PAL, and SECAM systems, the relative relationship between the cylinder head and the magnetic tape must be changed. Need to have different speeds.
したがつて、磁気テープを走行させるためのキ
ヤプスタンモータの回転速度をNTSC方式と
PALおよびSECAM方式とでは異ならせる必要が
あり、さらに、国内においては２時間録画モード
と６時間録画モードが切り換え可能なセツトが主
流になつているので、キヤプスタンモータの回転
速度は３通りに切り換える必要が生じ、従来は、
キヤプスタンモータに連結された周波数発電機
（回転速度検出器）の出力信号を周波数分周し、
この分周比を切り換えることにより、キヤプスタ
ンモータの回転速度を切り換えていた。 Therefore, the rotation speed of the capstan motor for running the magnetic tape is different from the NTSC system.
The rotation speed of the capstan motor can be set in three ways, as it is necessary to make the speeds different for the PAL and SECAM systems, and in Japan, sets that can switch between 2-hour recording mode and 6-hour recording mode are mainstream. It became necessary to switch, and conventionally,
The output signal of the frequency generator (rotation speed detector) connected to the capstan motor is frequency-divided,
By switching this frequency division ratio, the rotation speed of the capstan motor was switched.
すなわち、キヤプスタンモータの回転速度を、
１／２：1/4：1/6の比率で切り換える必要があり、
このために分周回路の分周比を1/6：1/3：1/2に
設定する必要があつた。 In other words, the rotation speed of the capstan motor is
It is necessary to switch at a ratio of 1/2: 1/4: 1/6,
For this reason, it was necessary to set the frequency division ratio of the frequency divider circuit to 1/6:1/3:1/2.
一方、キヤプスタンモータの制御特性を向上さ
せるためには周波数発電機の出力周波数を出来る
限り高くする必要があるが、前述の例では、キヤ
プスタンモータの回転数速度が最も遅くなる（換
言すれば、周波数発電機の出力周波数が最も低く
なる。）モードにおいても前記周波数発電機の出
力信号を２分の１分周したのちにキヤプスタンモ
ータの制御回路に供給することになり、問題が多
かつた。 On the other hand, in order to improve the control characteristics of the capstan motor, it is necessary to make the output frequency of the frequency generator as high as possible, but in the above example, the rotational speed of the capstan motor is the slowest (in other words, In this mode, the output signal of the frequency generator is divided by half and then supplied to the control circuit of the capstan motor, which causes problems. There were many.
本発明は、例えば分周比を1/3：1/1.5：1/1に
設定し得る分周装置を実現することによつて、上
述の問題を解消するものである。 The present invention solves the above-mentioned problem by realizing a frequency dividing device that can set the frequency division ratio to, for example, 1/3:1/1.5:1/1.
第１図は本発明の一実施例に係る切換分周装置
の回路構成図を示したもので、この例では分周比
を、1/3：1/1.5に切り換えることが出来る。 FIG. 1 shows a circuit diagram of a switching frequency divider according to an embodiment of the present invention, and in this example, the frequency division ratio can be switched to 1/3:1/1.5.
第１図において、入力端子Ａには例えば周波数
発電機の出力信号を波形整形したクロツクパルス
が印加され、入力端子Ｂは分周比を切り換えるた
めの切換端子であり、端子Ｃが分周出力端子であ
る。 In Fig. 1, a clock pulse obtained by shaping the output signal of a frequency generator, for example, is applied to input terminal A, input terminal B is a switching terminal for switching the frequency division ratio, and terminal C is a frequency division output terminal. be.
また、NANDゲート１，２，３，によつて第
１のパルス発生回路１００が構成され、NAND
ゲート４，５，６によつて第２のパルス発生回路
２００が構成され、前記パルス発生回路１００，
２００とNANDゲート７によつて逓倍回路３０
０が構成されている。 Further, a first pulse generation circuit 100 is configured by NAND gates 1, 2, 3, and NAND gates 1, 2, 3, and
A second pulse generation circuit 200 is configured by the gates 4, 5, and 6, and the pulse generation circuit 100,
Multiplier circuit 30 by 200 and NAND gate 7
0 is configured.
さらに、前記NANDゲート７の出力がクロツ
ク端子に印加されたＤフリツプフロツプ回路８と
Ｄフリツプフロツプ回路９、さらに前記両フリツ
プフロツプ回路８，９の出力が印加された
NANDゲート回路１０によつて３スケール分周
器４００が構成されている。 Further, the output of the NAND gate 7 is applied to the clock terminal of a D flip-flop circuit 8 and the D flip-flop circuit 9, and the outputs of both the flip-flop circuits 8 and 9 are applied.
The NAND gate circuit 10 constitutes a 3-scale frequency divider 400.
なお、第２図は第１図の回路の各部の信号波形
を示したもので、Aa，Baはそれぞれ入力端子
Ａ，Ｂに印加される信号波形、１ａ，２ａ，３
ａ，４ａ，５ａ，６ａ，７ａはそれぞれNAND
ゲート１，２，３，４，５，６，７の出力信号波
形、８ａ，９ａはそれぞれＤフリツプフロツプ回
路８，９の出力信号波形、１０ａはNANDゲー
ト１０の出力信号波形である。 Note that FIG. 2 shows the signal waveforms of each part of the circuit in FIG. 1, where Aa and Ba are signal waveforms applied to input terminals A and B, respectively, and
a, 4a, 5a, 6a, 7a are each NAND
The output signal waveforms of the gates 1, 2, 3, 4, 5, 6, and 7, 8a and 9a are the output signal waveforms of the D flip-flop circuits 8 and 9, respectively, and 10a is the output signal waveform of the NAND gate 10.
さて、第１図の入力端子ＡおよびＢにそれぞれ
第２図のAa，Baに示す様な信号波形が印加され
たものとして、第１図の回路の動作を第２図をも
とに説明する。時刻t1以前において、あらかめ
NANDゲート３、Ｄフリツプフロツプ回路８，
９の出力が“１”になつているもとで、時刻t1に
おいて入力端子Ａに印加されるパルス信号のリー
デイングエツジが到来して、前記入力端子Ａのレ
ベルが“０”から“１”に移行すると、NAND
ゲート１の出力レベル“０”に移行し、その結
果、NANDゲート２の出力レベルが“１”に移
行し、続いてNANDゲート３の出力レベルが
“０”に移行し、それによつて前記NANDゲート
１の出力レベルは“１”に戻る。 Now, assuming that signal waveforms shown as Aa and Ba in Figure 2 are applied to input terminals A and B in Figure 1, respectively, the operation of the circuit in Figure 1 will be explained based on Figure 2. . Before time t 1 , roughly
NAND gate 3, D flip-flop circuit 8,
9, the leading edge of the pulse signal applied to the input terminal A arrives at time t1 , and the level of the input terminal A changes from "0" to "1". When moving to NAND
The output level of gate 1 shifts to "0", as a result, the output level of NAND gate 2 shifts to "1", and then the output level of NAND gate 3 shifts to "0", thereby causing the NAND The output level of gate 1 returns to "1".
時刻t2において、前記パルス信号のトレイリン
グエツジが到来して、前記入力端子Ａのレベルが
“０”に移行すると、前記NANDゲート３の出力
レベルは“１”に移行し、続いて前記NANDゲ
ート２の出力レベルが“０”に移行する。 At time t2 , when the trailing edge of the pulse signal arrives and the level of the input terminal A shifts to "0", the output level of the NAND gate 3 shifts to "1", and then the NAND gate 3 shifts to "1". The output level of gate 2 shifts to "0".
時刻t3において、前記パルス信号のリーデイン
グエツジが到来すると、前記NANDゲート１，
２，３の出力レベルは時刻t1のときと同様に変化
し、時刻t4において前記パルス信号のトレイリン
グエツジが到来すると、前記NANDゲート２，
３の出力レベルは時刻t2のときと同様に変化し、
以後、前記パルス信号のリーデイングエツジなら
びにトレイリングエツジが到来する毎に同様の動
作を繰り返す。なお、この間の、入力端子Ｂのレ
ベルは“０”に維持されているのでNANDゲー
ト４の出力レベルは“１”のまま変化せず、した
がつてNANDゲート５，６の出力レベルも変化
しない。 At time t3 , when the leading edge of the pulse signal arrives, the NAND gates 1,
The output levels of NAND gates 2 and 3 change in the same way as at time t1, and when the trailing edge of the pulse signal arrives at time t4 , the output levels of NAND gates 2 and 3 change.
The output level of 3 changes in the same way as at time t 2 ,
Thereafter, the same operation is repeated every time the leading edge and trailing edge of the pulse signal arrive. Note that during this time, the level of input terminal B is maintained at "0", so the output level of NAND gate 4 remains "1" and does not change, and therefore the output level of NAND gates 5 and 6 also does not change. .
一方、NANDゲート７の出力端子にはNAND
ゲート１の反転信号が現われ、Ｄフリツプフロツ
プ回路８のデイレイ端子D1にはNANDゲート１
０の出力が印加され、Ｄフリツプフロツプ回路９
のデイレイ端子D2に前記Ｄフリツプフロツプ回
路８の出力が印加されているので、時刻t1におい
て前記Ｄフリツプフロツプ回路８の出力端子Q1
のレベルは“０”に移行し、その結果、前記
NANDゲート１０の出力レベルは“１”に移行
する。 On the other hand, the output terminal of NAND gate 7 has a NAND
The inverted signal of gate 1 appears, and the delay terminal D 1 of the D flip-flop circuit 8 receives NAND gate 1.
0 output is applied, and the D flip-flop circuit 9
Since the output of the D flip-flop circuit 8 is applied to the delay terminal D2 of the D flip-flop circuit 8, the output terminal Q1 of the D flip-flop circuit 8 is applied at time t1 .
The level of shifts to “0”, and as a result, the level of
The output level of the NAND gate 10 shifts to "1".
時刻t3において、NANDゲート７の出力レベ
ルが“１”に移行すると、前記Ｄフリツプフロツ
プ回路８の出力端子Q1のレベルは“１”に移行
し、前記Ｄフリツプフロツプ回路９の出力端子
Q2のレベルは“０”に移行する。 At time t3 , when the output level of the NAND gate 7 shifts to "1", the level of the output terminal Q1 of the D flip-flop circuit 8 shifts to " 1 ", and the level of the output terminal Q1 of the D flip-flop circuit 9 shifts to "1".
The level of Q 2 shifts to “0”.
なお、前記NANDゲート７の出力レベルは
NANDゲート１の出力レベルが“１”に戻つた
のちに再び“０”に戻る。 Note that the output level of the NAND gate 7 is
After the output level of NAND gate 1 returns to "1", it returns to "0" again.
時刻t5において、NANDゲート７の出力レベ
ルが“１”に移行すると、Ｄフリツプフロツプ回
路９の出力レベルが“１”に移行し、その結果、
NANDゲート１０の出力レベルが“０”に移行
する。 At time t5 , when the output level of the NAND gate 7 shifts to "1", the output level of the D flip-flop circuit 9 shifts to "1", and as a result,
The output level of the NAND gate 10 shifts to "0".
時刻t6において、前記NANDゲート７の出力
レベルが“１”に移行すると、Ｄフリツプフロツ
プ回路８、NANDゲート１０の出力レベルは時
刻t1のときと同様に変化し、以後、時刻t7までは
前記Ｄフリツプフロツプ回路８，９、前記
NANDゲート１０の出力レベルは同様の変化を
繰り返す。 At time t6 , when the output level of the NAND gate 7 shifts to "1", the output levels of the D flip-flop circuit 8 and the NAND gate 10 change in the same way as at time t1 , and from then on until time t7 . The D flip-flop circuits 8 and 9, the
The output level of the NAND gate 10 repeats similar changes.
時刻t7において、入力端子Ｂのレベルが“１”
に移行し、さらに時刻t8において入力端子Ａのレ
ベルが“０”に移行すると、NANDゲート３の
レベルが“１”に移行し、さらに、NANDゲー
ト４の出力レベルが“０”に移行し、続いて
NANDゲート５の出力レベルが“１”に移行し、
その結果、NANDゲート６の出力レベルが“０”
に移行する。 At time t7 , the level of input terminal B is “1”
When the level of input terminal A shifts to "0" at time t8 , the level of NAND gate 3 shifts to "1", and the output level of NAND gate 4 shifts to "0". ,continue
The output level of NAND gate 5 shifts to “1”,
As a result, the output level of NAND gate 6 is “0”
to move to.
時刻t9において、入力端子Ａのレベルが“１”
に移行すると、NANDゲート１，２，３の出力
レベルは時刻t1のときと同様に変化し、前記
NANDゲート３の出力レベルが“０”に移行す
るが、前記NANDゲート３の出力レベルの“０”
への移行によつてNANDゲート６の出力レベル
が“１”に移行し、続いてNANDゲート５の出
力レベルが“０”に移行する。 At time t9 , the level of input terminal A is “1”
, the output levels of NAND gates 1, 2, and 3 change in the same way as at time t1 , and the
The output level of the NAND gate 3 shifts to "0", but the output level of the NAND gate 3 shifts to "0"
As a result of the transition, the output level of the NAND gate 6 shifts to "1", and then the output level of the NAND gate 5 shifts to "0".
以後、入力端子Ａに印加されるパルス信号のリ
ーデイングエツジあるいはトレイリングエツジが
到来するごとに各NANDゲートの出力レベルは
同様の変化を繰り返す。 Thereafter, each time the leading edge or trailing edge of the pulse signal applied to the input terminal A arrives, the output level of each NAND gate repeats a similar change.
したがつて、時刻t7以後においてはNANDゲ
ート１の出力パルスとNANDゲート４の出力パ
ルスがNANDゲート７によつて合成されるので、
Ｄフリツプフロツプ回路８，９、NANDゲート
１０の出力レベルの変化の周期は時刻t7以前の２
分の１となる。 Therefore, after time t7 , the output pulse of NAND gate 1 and the output pulse of NAND gate 4 are combined by NAND gate 7, so that
The period of change in the output levels of the D flip-flop circuits 8, 9 and the NAND gate 10 is 2 before time t7 .
It becomes 1/1.
すなわち、入力端子Ｂのレベルが“０”にある
ときには第１図に示した切換分周装置は３分の１
の分周回路として動作するが、前記入力端子Ｂの
レベルが“１”になると、出力周波数は２倍とな
り、1.5分の１の分周回路として動作することに
なる。 That is, when the level of input terminal B is "0", the switching frequency divider shown in FIG.
However, when the level of the input terminal B becomes "1", the output frequency is doubled and the circuit operates as a 1/5 frequency dividing circuit.
この様に、本発明の切換分周装置では容易に1/
３：1/1.5の分周比が得られるので、本装置を先に
述べた家庭用VTRに用いて、NTSC方式の６時
間モードのときには周波数発電機の出力信号を、
この分周装置を介さずにキヤプスタンモータの制
御回路に供給する様に構成することによつて、分
周比を、1/3：1/1.5：1/1に設定することが出来
る。 In this way, the switching frequency divider of the present invention can easily 1/
Since a frequency division ratio of 3:1/1.5 can be obtained, this device can be used in the home VTR mentioned above, and when in the 6-hour mode of the NTSC system, the output signal of the frequency generator can be
By configuring the signal to be supplied to the control circuit of the capstan motor without going through this frequency dividing device, the frequency division ratio can be set to 1/3:1/1.5:1/1.
このため、分周比を1/6：1/3：1/2に切り換え
る従来方式に比べて、キヤプスタンモータの制御
回路に供給される周波数発電機からの信号周波数
は２倍となるので、キヤプスタンモータの制御特
性をより向上させることが出来る。 Therefore, compared to the conventional method in which the frequency division ratio is switched to 1/6:1/3:1/2, the signal frequency from the frequency generator supplied to the capstan motor control circuit is doubled. , the control characteristics of the capstan motor can be further improved.
なお、第１図に示した実施例では３スケール分
周器４００を用いて1/3：1/1.5の分周比を得る例
を示したが、５スケール分周器を用いれば、1/
５：1/2.5の分周比が得られ、７スケール分周器を
用いれば1/7：1/3.5の分周器を得ることが出来
る。 Note that in the embodiment shown in FIG. 1, a 3-scale frequency divider 400 is used to obtain a frequency division ratio of 1/3:1/1.5, but if a 5-scale frequency divider is used, the frequency division ratio is 1/3:1/1.5.
A frequency division ratio of 5:1/2.5 is obtained, and if a 7 scale frequency divider is used, a frequency divider of 1/7:1/3.5 can be obtained.
以上の説明から明らかなように、本発明の切換
分周装置は、入力端子Ａに供給される入力パルス
のリーデイングエツジにおいて出力パルスを発生
する第１の回路ブロツク（NANDゲート１，２，
３によつて構成されている。）と、入力パルスの
トレイリングエツジにおいて出力パルスを発生す
る第２の回路ブロツク（NANDゲート４，５，
６によつて構成されている。）と、前記第１の回
路ブロツクの出力パルスと前記第２の回路ブロツ
クの出力パルスを合成して２倍の数の出力パルス
を得る合成手段（NANDゲート７によつて構成
されている。）によつて構成された２逓倍回路と、
前記２逓倍回路の出力パルスが分周のための入力
信号として供給されるＮスケール分周器（ただ
し、Ｎは奇数）４００と、分周比切換信号が供給
される分周比切換端子Ｂと、前記分周比切換信号
が第１のレベルにあるときには前記第１の回路ブ
ロツクと前記第２の回路ブロツクのそれぞれの出
力パルスを前記合成回路に供給し、前記分周比切
換信号が第２のレベルにあるときには前記第１の
回路ブロツクの出力パルスのみを前記合成手段に
供給せしめる切換手段（第２の回路ブロツクを構
成するNANDゲート４の入力端子のＢ端子への
接続によつて具現化されている。）を備えたこと
を特徴とするものであり、入力クロツクパルスの
ハーフクロツク単位で分周比を設定することが出
来るので、従来よりも低い周波数の入力信号をも
とに同じ周波数の分周出力信号を取り出すことが
出来、大なる効果を奏する。 As is clear from the above description, the switching frequency divider of the present invention consists of a first circuit block (NAND gates 1, 2,
It is composed of 3. ) and a second circuit block (NAND gates 4, 5,
6. ), and a synthesizing means (comprised of a NAND gate 7) for synthesizing the output pulses of the first circuit block and the output pulses of the second circuit block to obtain twice the number of output pulses. a doubler circuit configured by;
An N scale frequency divider (N is an odd number) 400 to which the output pulse of the doubler circuit is supplied as an input signal for frequency division, and a frequency division ratio switching terminal B to which a frequency division ratio switching signal is supplied. , when the frequency division ratio switching signal is at a first level, the respective output pulses of the first circuit block and the second circuit block are supplied to the combining circuit, and the frequency division ratio switching signal is at a second level. switching means (implemented by connecting the input terminal of the NAND gate 4 constituting the second circuit block to the B terminal) for supplying only the output pulse of the first circuit block to the synthesizing means when the level is ), and because the frequency division ratio can be set in half-clock units of the input clock pulse, it is possible to divide the same frequency based on an input signal of a lower frequency than before. It is possible to extract the circumferential output signal and has a great effect.
第１図は本発明の一実施例に係る切換分周装置
の回路構成図、第２図は第１図の各部の信号波形
図である。
Ａ，Ｂ……入力端子、Ｃ……分周出力端子、１
〜７，１０……NANDゲート、８，９……Ｄフ
リツプフロツプ回路、３００……２逓倍回路、４
００……３スケール分周器。
FIG. 1 is a circuit configuration diagram of a switching frequency divider according to an embodiment of the present invention, and FIG. 2 is a signal waveform diagram of each part of FIG. 1. A, B...Input terminal, C...Divided output terminal, 1
~7,10...NAND gate, 8,9...D flip-flop circuit, 300...2 multiplier circuit, 4
00...3 scale frequency divider.
Claims (1)
力パルスを発生する第１の回路ブロツクと、入力
パルスのトレイリングエツジにおいて出力パルス
を発生する第２の回路ブロツクと、前記第１の回
路ブロツクの出力パルスと前記第２の回路ブロツ
クの出力パルスを合成して２倍の数の出力パルス
を得る合成手段によつて構成された２逓倍回路
と、前記２逓倍回路の出力パルスが分周のための
入力信号として供給されるＮスケール分周器（た
だし、Ｎは奇数）と、分周比切換信号が供給され
る分周比切換端子と、前記分周比切換信号が第１
のレベルにあるときには前記第１の回路ブロツク
と前記第２の回路ブロツクのそれぞれの出力パル
スを前記合成回路に供給し、前記分周比切換信号
が第２のレベルにあるときには前記第１の回路ブ
ロツクの出力パルスのみを前記合成回路に供給せ
しめる切換手段を備えたことを特徴とする切換分
周装置。1 a first circuit block that generates an output pulse at the leading edge of the input pulse; a second circuit block that generates the output pulse at the trailing edge of the input pulse; a doubling circuit constituted by a synthesizing means for synthesizing the output pulses of two circuit blocks to obtain twice the number of output pulses; and the output pulse of the doubling circuit is supplied as an input signal for frequency division. an N-scale frequency divider (where N is an odd number), a frequency division ratio switching terminal to which the frequency division ratio switching signal is supplied, and a frequency division ratio switching terminal to which the frequency division ratio switching signal is supplied.
When the frequency division ratio switching signal is at the second level, the output pulses of the first circuit block and the second circuit block are supplied to the synthesis circuit, and when the division ratio switching signal is at the second level, the output pulses of the first circuit block and the second circuit block are supplied to the synthesis circuit. A switching frequency divider comprising switching means for supplying only the output pulses of the blocks to the combining circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048201A JPS58165425A (en) | 1982-03-25 | 1982-03-25 | switching frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048201A JPS58165425A (en) | 1982-03-25 | 1982-03-25 | switching frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165425A JPS58165425A (en) | 1983-09-30 |
| JPH0148701B2 true JPH0148701B2 (en) | 1989-10-20 |
Family
ID=12796762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048201A Granted JPS58165425A (en) | 1982-03-25 | 1982-03-25 | switching frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165425A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42656E1 (en) | 1995-10-20 | 2011-08-30 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339345A (en) * | 1992-08-31 | 1994-08-16 | Ast Research Inc. | Frequency divider circuit |
-
1982
- 1982-03-25 JP JP57048201A patent/JPS58165425A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42656E1 (en) | 1995-10-20 | 2011-08-30 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58165425A (en) | 1983-09-30 |
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