JPH0151076B2

JPH0151076B2 -

Info

Publication number: JPH0151076B2
Application number: JP13731786A
Authority: JP
Inventors: Takeshi Myagi
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1986-06-14
Filing date: 1986-06-14
Publication date: 1989-11-01
Also published as: JPS62295493A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、GaAsICなどの高速素子の実装用回
路基板の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a method for manufacturing a circuit board for mounting high-speed devices such as GaAsIC.

（従来の技術）近年、高速情報処理に対する要求から、Siを用
いたバイポーラICあるいはMOS型ICに代る超高
速、低消費電力素子の開発が盛んである。なかで
もGaAsデイジタルICは、LSI規模の試作例が既
に報告されており、有望視されている。(Prior Art) In recent years, due to the demand for high-speed information processing, there has been active development of ultra-high-speed, low-power consumption devices using Si to replace bipolar ICs or MOS-type ICs. Among them, GaAs digital ICs are seen as promising, as LSI-scale prototypes have already been reported.

GaAsデイジタルICを用いて実際に各種情報処
理ユニツトを構成する場合、第２図に示すよう
に、配線が形成された回路基板１１上にGaAsデ
イジタルICチツプ１２を搭載することが行われ
る。実装用回路基板１１としては通常、絶縁性基
板を用いてこれに多層配線を施したものが用いら
れる。このようにGaAsデイジタルICを実装する
場合、その高速性を確保することが大きい課題と
なり、信号伝搬遅延の原因となる線間容量、配線
の対地容量を低減するために層間絶縁膜として低
誘電率材料を用いることが必要である。この要求
を満たし、更に耐熱性、加工性等の特性も優れた
絶縁膜として従来より、ポリイミド膜が多く用い
られている。 When actually constructing various information processing units using GaAs digital ICs, a GaAs digital IC chip 12 is mounted on a circuit board 11 on which wiring is formed, as shown in FIG. As the mounting circuit board 11, an insulating board with multilayer wiring is usually used. When mounting GaAs digital ICs in this way, ensuring high speed is a major issue, and in order to reduce line capacitance and ground capacitance of wiring, which cause signal propagation delay, low dielectric constant is used as an interlayer insulating film. It is necessary to use materials. Polyimide films have conventionally been widely used as insulating films that meet this requirement and also have excellent properties such as heat resistance and processability.

ところで上記のような実装用基板に用いられる
ポリイミド膜は、特性インピーダンス制御の必要
性等から、10μｍ以上の厚いものとするのが通常
である。この様な厚い絶縁膜に配線間接続のため
の微細なコンタクト孔を開けるには、反応性イオ
ンエツチング（RIE）などのドライエツチングが
不可欠である。しかし、RIEによりコンタクト孔
を形成する際、耐エツチングマスクとして通常の
フオトレジストを用いると、ポリイミド膜が完全
にエツチングされる前にフオトレジストが剥離し
てしまい、深いコンタクト孔の形成ができない、
という問題がある。またRIEによりポリイミド膜
にコンタクト孔を形成すると、コンタクト孔の壁
面に凹凸が生じ、これが配線段切れの原因とな
る。 By the way, the polyimide film used for the above-mentioned mounting substrate is usually thicker than 10 μm due to the necessity of controlling characteristic impedance. Dry etching such as reactive ion etching (RIE) is essential to create fine contact holes for interconnections in such thick insulating films. However, when forming contact holes by RIE, if a normal photoresist is used as an etching-resistant mask, the photoresist will peel off before the polyimide film is completely etched, making it impossible to form deep contact holes.
There is a problem. Furthermore, when a contact hole is formed in a polyimide film by RIE, unevenness occurs on the wall surface of the contact hole, which causes a break in the wiring.

また上記のような実装回路基板の配線層とし
て、Cr／Au／Crからなる金属積層膜が多く用い
られる。Cr膜でAu膜を挟む構造を用いるのは、
配線層とポリイミド膜との密着性を良好にするた
めである。このような配線層を用いた場合、RIE
法によりコンタクト孔を開けてこれを介して第１
層配線に接続される第２層配線を形成した際に、
配線間の接触抵抗が非常に大きくなる。実際、発
明者らの実験によれば、コンタクト抵抗が数ｋΩ
以上にもなることが確認されている。この主たる
原因は、ポリイミド膜のRIEに、O₂ガスを主成分
とするエツチングガスを用いるために、露出した
配線層表面のCr膜がO₂プラズマにより酸化され
て酸化膜が形成されるためである。このコンタク
ト抵抗の増大は、通常論理振幅が１〜2Vと小さ
いGaAsデイジタルICの正常動作を妨げる大きい
原因となる。 Further, a metal laminated film made of Cr/Au/Cr is often used as the wiring layer of the above-mentioned mounted circuit board. The structure in which the Au film is sandwiched between the Cr films is used.
This is to improve the adhesion between the wiring layer and the polyimide film. When using such a wiring layer, RIE
A contact hole is made by the method and the first
When forming the second layer wiring to be connected to the layer wiring,
Contact resistance between wiring becomes very large. In fact, according to the inventors' experiments, the contact resistance was several kΩ.
It has been confirmed that there are more than that. The main reason for this is that because an etching gas containing O ₂ gas as the main component is used for RIE of polyimide films, the Cr film on the exposed surface of the wiring layer is oxidized by O ₂ plasma and an oxide film is formed. be. This increase in contact resistance is a major cause of hindering the normal operation of GaAs digital ICs, which normally have a small logic amplitude of 1 to 2V.

（発明が解決しようとする問題点）以上のようにGaAsICの実装基板の層間絶縁膜
にポリイミド膜を用いた場合に、良好な配線層間
コンタクトを得ることが難しい、という問題があ
つた。(Problems to be Solved by the Invention) As described above, when a polyimide film is used as an interlayer insulating film of a GaAsIC mounting board, there is a problem in that it is difficult to obtain good contact between wiring layers.

本発明は、この様な問題を解決した高速素子実
装用回路基板の製造方法を提供することを目的と
する。 An object of the present invention is to provide a method of manufacturing a circuit board for high-speed device mounting that solves such problems.

［発明の構成］（問題点を解決するための手段）本発明は、ポリイミド膜を層間絶縁膜として
Cr／Au／Crからなる配線層を多層に積層形成す
る場合のポリイミド膜のコンタクト孔形成に当つ
て、Ti／Alからなる金属マスクを用いて、O₂ガ
スを主成分とするエツチングガスを用いたドライ
エツチングを行ない、このエツチングの後にアル
カリ性エツチヤントによる後処理をし、またコン
タクト孔に露出した配線層の上部Cr膜をポリイ
ミド膜をマスクとしてエツチングして、Cr／Au
又はCr／Au／Crからなる上部配線を形成するよ
うにしたことを特徴とする。[Structure of the invention] (Means for solving the problem) The present invention uses a polyimide film as an interlayer insulating film.
When forming contact holes in a polyimide film when multi-layered wiring layers made of Cr/Au/Cr are formed, a metal mask made of Ti/Al is used and an etching gas containing O ₂ gas as the main component is used. After this etching, a post-treatment with an alkaline etchant is performed, and the upper Cr film of the wiring layer exposed in the contact hole is etched using the polyimide film as a mask to form Cr/Au.
Alternatively, an upper wiring made of Cr/Au/Cr is formed.

（作用）本発明の方法では、ポリイミド膜の選択エツチ
ングにTi／Alの積層金属膜をマスクとして用い
ている。この金属マスクは下地Ti膜がポリイミ
ド膜との密着性に非常に優れ、Al膜がO₂やCF₄
等のエツチングガスに対する耐性が優れているた
めに、厚いポリイミド膜のエツチング工程ではが
れが生じることがない。またドライエツチングで
コンタクト孔を形成した場合、前述のように壁面
に凹凸が形成されるが、本発明ではこの後アルカ
リ性エツチヤントにより更にエツチングをする。
これにより、コンタクト孔の壁面は滑らかなもの
となる。更に、露出した配線層の上部Cr膜はO₂
ガスにさらされて酸化物が形成されるが、本発明
ではこれをエツチング除去することにより、コン
タクト抵抗の増大を防止することができる。(Function) In the method of the present invention, a Ti/Al laminated metal film is used as a mask for selective etching of a polyimide film. In this metal mask, the underlying Ti film has excellent adhesion to the polyimide film, and the Al film is free from O ₂ and CF ₄ .
Because of its excellent resistance to etching gases such as etching gases, peeling does not occur during the etching process of thick polyimide films. Furthermore, when the contact hole is formed by dry etching, unevenness is formed on the wall surface as described above, but in the present invention, etching is then further performed using an alkaline etchant.
As a result, the wall surface of the contact hole becomes smooth. Furthermore, the exposed upper Cr film of the wiring layer is O ₂
Oxide is formed when exposed to gas, but in the present invention, by removing this by etching, it is possible to prevent an increase in contact resistance.

（実施例）以下、本発明の実施例を説明する。(Example) Examples of the present invention will be described below.

第１図ａ〜ｇは、一実施例のGaAsデイジタル
IC実装用回路基板の製造工程を示す断面図であ
る。第１図ａに示すように、セラミツク基板ある
いはガラス基板等の絶縁性基板１上に第１層配線
２を形成する。第１層配線２は、Cr膜２₁、Au膜
２₂、Cr膜２₃を順次蒸着又はスパツタリングによ
り形成し、これを通常のフオトエツチングにより
パターニングする。この後第１図ｂに示すよう
に、全面に層間絶縁膜となるポリイミド膜３を塗
布形成する。そしてこのポリイミド膜３上に、第
１図ｃに示すようにTi膜４₁、Al膜４₂を順次真
空蒸着又はスパツタリングにより形成し、この積
層膜をフオトエツチングによりパターニングし
て、コンタクト孔形成用の金属マスク４を形成す
る。この後O₂ガスを主成分とするエツチングガ
スを用いたRIEによりポリイミド膜３をエツチン
グして、第１図ｄに示すようにコンタクト孔５を
形成する。この工程で得られるコンタクト孔５は
壁面に凹凸が多いものである。このコンタクト孔
形成後、第１図ｅに示すように金属マスク４を除
去し、第１図ｆに示すように、アリカリ性エツチ
ヤントを用いたウエツトエツチング法による後処
理を行い、引続きポリイミド膜３をマスクとして
第１層配線２の上部Cr膜２₃をエツチング除去す
る。アルカリ性エツチヤントとしては、ヒドラジ
ン、水酸化カリウムなど、比較的反応性の強いも
のを用いることが好ましい。これにより、コンタ
クト孔５の壁面は凹凸のない平滑な面となり、ま
た肩の部分に丸みがつく。そしてこの後第１図ｇ
に示すように、Cr膜６₁、Au膜６₂を順次蒸着又
はスパツタリングにより形成し、これをパターニ
ングして第２層配線６を形成する。この後更にホ
リイミド膜を介して第３層配線を形成する場合に
は、第２層配線６を第１層配線と同様、Cr／
Au／Crの積層構造とすればよい。 Figures 1a to 1g show an example of GaAs digital
FIG. 3 is a cross-sectional view showing the manufacturing process of a circuit board for IC mounting. As shown in FIG. 1a, a first layer wiring 2 is formed on an insulating substrate 1 such as a ceramic substrate or a glass substrate. The first layer wiring 2 is formed by sequentially forming a Cr film 2 ₁ , an Au film 2 ₂ , and a Cr film 2 ₃ by vapor deposition or sputtering, and patterning this by normal photo etching. Thereafter, as shown in FIG. 1b, a polyimide film 3 serving as an interlayer insulating film is coated on the entire surface. Then _, on this polyimide film ₃ , as shown in FIG. A metal mask 4 is formed. Thereafter, the polyimide film 3 is etched by RIE using an etching gas mainly composed of O ₂ gas to form a contact hole 5 as shown in FIG. 1d. The contact hole 5 obtained in this step has many irregularities on its wall surface. After forming the contact hole, the metal mask 4 is removed as shown in FIG. Using as a mask, the upper Cr film ₂₃ of the first layer wiring 2 is removed by etching. As the alkaline etchant, it is preferable to use one with relatively strong reactivity, such as hydrazine or potassium hydroxide. As a result, the wall surface of the contact hole 5 becomes a smooth surface without unevenness, and the shoulder portion is rounded. And after this, Figure 1g
As shown in FIG. 2, a Cr film 6 ₁ and an Au film 6 ₂ are sequentially formed by vapor deposition or sputtering, and are patterned to form the second layer wiring 6. After this, when forming a third layer wiring through the polyimide film, the second layer wiring 6 is formed using Cr/
A laminated structure of Au/Cr may be used.

このようにして、多層配線構造の素子実装用回
路基板が得られ、この基板に例えばGaAsデイジ
タルICチツプを搭載することにより、所望の情
報処理ユニツトが得られることになる。 In this way, a circuit board for mounting elements with a multilayer wiring structure is obtained, and by mounting, for example, a GaAs digital IC chip on this board, a desired information processing unit can be obtained.

この実施例によれば、ポリイミド膜のRIEに
Ti／Alの金属マスクを用いることにより、厚い
ポリイミド膜をマスクの剥がれを生じることなく
エツチングして微細なコンタクト孔を形成するこ
とができる。またこのRIEのみによるエツチング
ではコンタクト孔壁面は凹凸の多いものである
が、この実施例ではウエツトエツチング法を利用
した後処理を行うことによつて、極めて平滑な壁
面をもつコンタクト孔を得ることができる。この
様な平滑な壁面をもつコンタクト孔を形成するこ
とより、上部配線の段切れを確実に防止すること
ができる。 According to this example, RIE of polyimide film
By using a Ti/Al metal mask, fine contact holes can be formed by etching a thick polyimide film without peeling off the mask. In addition, when etching only by RIE, the wall surface of the contact hole has many irregularities, but in this example, by performing post-processing using the wet etching method, it is possible to obtain a contact hole with an extremely smooth wall surface. Can be done. By forming a contact hole with such a smooth wall surface, disconnection of the upper wiring can be reliably prevented.

更にこの実施例では、コンタクト孔に露出した
Cr膜をエツチング除去することにより、配線層
間のコンタクト抵抗として１Ω以下の非常に小さ
い値が得られる。従つてこの実施例による回路基
板を用いれば、GaAsデイジタルICの高速性能を
十分に生かした信頼性の高い回路装置を得ること
ができる。 Furthermore, in this embodiment, the
By removing the Cr film by etching, a very small value of 1Ω or less can be obtained as a contact resistance between wiring layers. Therefore, by using the circuit board according to this embodiment, it is possible to obtain a highly reliable circuit device that fully takes advantage of the high-speed performance of the GaAs digital IC.

［発明の効果］以上述べたように本発明によれば、層間絶縁膜
としてのポリイミド膜のコンタクト孔形成に当つ
て、RIE工程でのマスクを改良し、かつエツチン
グの後処理を付加することによつて、厚いポリイ
ミド膜を用いた場合の配線層間の良好なコンタク
ト特性を得ることができ、信頼性の高い優れた高
速素子用実装回路基板を実現することができる。[Effects of the Invention] As described above, according to the present invention, when forming contact holes in a polyimide film as an interlayer insulating film, it is possible to improve the mask in the RIE process and add post-etching treatment. Therefore, it is possible to obtain good contact characteristics between wiring layers when a thick polyimide film is used, and it is possible to realize an excellent and highly reliable mounting circuit board for high-speed elements.

[Brief explanation of drawings]

第１図ａ〜ｇは本発明の一実施例の回路基板の
製造工程を示す図、第２図はGaAsIC実装の様子
を示す図である。１……絶縁性基板、２……第１層配線、２₁…
…Cr膜、２₂……Au膜、２₃……Cr膜、３……ポ
リイミド膜、４……金属マスク、４₁……Ti膜、
４₂……Al膜、５……コンタクト孔、６……第２
層配線、６₁……Cr膜、６……Au膜。 1A to 1G are diagrams showing the manufacturing process of a circuit board according to an embodiment of the present invention, and FIG. 2 is a diagram showing how GaAsIC is mounted. 1... Insulating substrate, 2... First layer wiring, 2 ₁ ...
...Cr film, 2 ₂ ...Au film, 2 ₃ ...Cr film, 3 ...polyimide film, 4 ...metal mask, 4 ₁ ...Ti film,
4 ₂ ... Al film, 5 ... Contact hole, 6 ... Second
Layer wiring, 6 ₁ ...Cr film, 6...Au film.

Claims

[Claims]

1 This process involves forming a first layer wiring made of Cr/Au/Cr on an insulating substrate, coating the entire surface of the substrate with a polyimide film, and dry etching using an etching gas containing O ₂ gas as the main component. After that, a post-treatment is performed using an alkaline etchant, and then the upper Cr of the first layer wiring exposed in the contact hole is removed.
A step of etching the film, and then connecting to the first layer wiring through the contact hole.
1. A method for manufacturing a circuit board for high-speed device mounting, comprising the step of forming a second layer wiring made of Cr/Au or Cr/Au/Cr.