JPH0154723B2

JPH0154723B2 -

Info

Publication number: JPH0154723B2
Application number: JP61169497A
Authority: JP
Inventors: Yukihiro Nishiguchi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-07-18
Filing date: 1986-07-18
Publication date: 1989-11-21
Also published as: JPS6332625A

Description

【発明の詳細な説明】本発明は電子装置、特に電子式卓上計算機（以
下電卓という）のキー入力回路に関する。

一般に電卓に於いて、情報の入力手段として複
数個のキーが使用されている。近年、電卓が著し
くパーソナル化するにともなつて形状も小型化の
一途をたどり、情報の入力手段としてのキー装置
も小型化されてきている。それ故に、あるキーを
押圧する場合に、誤まつて隣接するキーを一緒に
押圧する場合がしばしば生じる。また、電卓の小
型化と同時に、販売価格も著しく安くなり、従つ
て入力キー装置も高価なリードリレーから安価な
メカニカルスイツチ、導電ゴム等を使用するよう
に推移してきた。キー入力装置を小型化、かつ安
価にすれば、構造は簡素化されるから使用部品に
よるチヤタリングの発生も当然多くなる。一般に
キー入力装置に起因する電卓の誤動作には前述の
ごときキーの２重以上、多重押圧の場合と、チヤ
タリングによつて、キーを一度押圧したつもりが
複数回押圧されたものと判断される場合とがあ
る。したがつて、従来の電卓にはゲート数の多い
複雑な回路構成のキー２重押圧防止装置やチヤタ
リング防止装置の付加されたキー入力装置が使用
されていた。

本発明の目的は、従来不可欠とされていたキー
２重押圧防止装置やチヤタリング防止装置のごと
き付加装置を用いることなく、本来電卓が具備し
ている回路を有効に利用することでキー入力装置
に起因する電卓の誤動作を防止することのできる
キー入力判定装置を提供するにある。

本発明によれば、本来電卓が具備している回路
すなわち記憶回路と演算回路とを用いてキー入力
に対する判定を行なうことができるように、第１
のキー走査で得られた信号に０を加算してその結
果を記憶部に格納し、次の第２のキー走査によつ
て得られた信号と記憶されている信号とを演算部
で比較し、一致が検出された場合キー入力を有効
と判断するようにしている。

従つて、入力されたキー信号は演算回路を通し
て記憶回路に入力され、次に入力されたキー信号
も同様に演算回路に入力される。よつて、余分な
付加回路を多くもつことなくキー判定が可能であ
る。

次に図面を参照して、本発明の実施例を説明す
る。初めに一般的な電卓の基本構成を第１図のブ
ロツク図によつて示す。図において、アドレス指
定用フリツプフロツプ９がリードオンリーメモリ
ー（以下単にROMという）１の番地を指定し、
記憶されたROMコードがROM１から出力され
る。ROMコードの一部が命令デーダ４に導入さ
れると、命令デコーダ４は種種の命令に翻訳して
各々対応する命令出力線を付勢する。シフトレジ
スタ群２にはシフトパルス（以下ビツト信号とい
う）が加えられ、各シフトパルス毎に順次シフト
して記憶データを循環的に保持している。加減算
器３は命令デコーダの出力によつて制御され、入
力される２系統のデータ列を順次に加減算する機
能を持つている。１０は判断回路で加減算器３の
入力を受け、これを判断して次の命令アドレスを
ROM１に指令する。タイミング・カウンタ８は
時分割的に一定周期で順次発生する桁タイミング
信号列と、桁タイミング信号の四分の１周期で順
次発生するビツト信号列とを発生する回路であ
る。桁タイミング信号列は、デイジツト駆動回路
６で整形された後、ダイナミツク表示信号として
表示管のグリツドへ、またキースキヤニング信号
としてキー入力装置に加えられる。また、桁タイ
ミング信号とビツト信号はともに演算処理の場合
の基本信号となる。桁タイミング信号とビツト信
号との位相関係を示すと、第２図のごとくなる。
表示データは２進化10進数を表示字形に適合させ
る動作をするセグメント駆動回路７を介して、表
示管のプレートに加えられる。クロツク発振器５
は前記各構成要素にクロツクパルスを供給するた
めの信号源として用いられる。他にキー入力回路
があるが本発明の説明で述べるので図には示して
いない。

第１図に於いて、一般にシフトレジスタ群２は
複数組備えられており、演算処理の過程で初めて
全部のシフトレジスタを使用するが、表示の過程
やキー読込みの過程では全部のシフトレジスタを
使用しないのが常である。したがつて、キー読込
みの過程で積極的にその余剰シフトレジスタを利
用することにより、本発明の目的の達成を助けて
いる。

第３図を参照して本発明の実施例を説明する。
２１は１ワードのビツト記憶要素で構成されたシ
フトレジスタで、入力側から加えられるビツト信
号に応じて１ビツトずつシフトする。シフトレジ
スタ２１の１方の端から出力が得られ、アンドゲ
ート２６とアンドゲート２８の第１入力端子にそ
れぞれ導入される。２２は命令デコーダでROM
の出力に応じて各々命令信号線２２―１，２２―
２および２２―３を付勢し、高レベルの信号を出
力する。出力線２２―１は、アンドゲート２７の
第１入力端子に接続され、またインバータ３２を
介してアンドゲート２６の第１入力端子に接続さ
れている。この出力線２２―１はシフトレジスタ
２１の出力と加減算器２３の出力とを選択して、
そのどちらかをオアゲート２４を介してシフトレ
ジスタ２１の入力に導入する動作をする。出力線
２２―２はアンドゲート２９および３０の第１入
力端子にそれぞれ接続されている。出力線２２―
２が付勢されると、キー入力信号はアンドゲート
２９および３０の第３入力端子に加えられ、第２
入力端子に入力されるビツト信号t₁，t₂に同期し
て加減算器３の第２入力端子に“１”を導入す
る。出力線２２―３はアンドゲート２８の第２入
力端子に接続されていて、出力線２２―３が付勢
されるとシフトレジスタ２１の出力を加減算器２
３に導入する。桁タイミング信号T₁，T₂，T₃，
……，T₉はキー入力手段のキー・マトリクス回
路３１に加えられる。キー・マトリクス回路３１
の出力信号は共通接続された出力線からキー出力
端子Ｋ１およびＫ２を介してアンドゲート３０と
アンドゲート２９に導入される。このマトリクス
を構成する奏子は第３ａ図のごときスイツチ回路
で構成されている。また、加減算器２３の出力は
アドレス・スリツプフロツプ３３にも入力され、
次のワードのROMアドレスを指定する。

第４図はROMに記憶されている命令のキー読
込み過程をフローチヤートにより示している。先
ず第４図１に示すごとく、キー待ち命令が出力さ
れると、命令デコーダ２２の出力線２２―２が付
勢される。出力線２２―１は付勢され、従つて論
理“１”であるが、インバータ３２の出力は論理
“０”である。出力線２２―３は付勢されず、従
つてアンドゲート２８は遮断される。いま、キー
Ｋ５１が押圧されると、桁タイミング信号T₅は
出力端子Ｋ１を介してアンドゲート３０に入力さ
れる。アンドゲート３０はT₅とt₁のタイミングで
出力線を付勢し、オアゲート２５を介して加減算
器２３の第２入力端子にキー入力信号を導入す
る。加減算器２３の他の入力側にあるアンドゲー
ト２８の出力線２２―３は遮断状態、すなわち論
理“０”であるから、加減算器２３は前記キー入
力信号に論理“０”を加算して“１”を出力し、
結局アンドゲート２７、オアゲート２４を介し
て、第５図ａに見られるごとくシフトレジスタ２
１のT₅，t₁のタイミング位置にのみ論理“１”を
書き込む。

キー入力が存在しない場合は第４図１の命令を
繰返すが、ここではキー入力が存在しているの
で、次のワードによつて第４図２に示すごとく、
レジスタ出力とキー入力信号の減算命令がROM
より出力される。すると、命令デコーダ２２の出
力線２２―２，２２―３が付勢される。この時出
力線２２―１は遮断される。シフトレジスタ２１
の出力はアンドゲート２８を介して加減算器２３
の第１入力端子に加えられる。また、アンドゲー
ト２６、オアゲート２４を介してデータは循環し
ている。この時点で、第４図２の前ワード命令の
場合と同一のキーＫ５１が引き続き押圧状態を継
続していると、前ワード命令のときと同様な動作
でキー入力信号としてT₅，T₁のタイミング信号
が加減算器２３の第２入力端子に入力される。こ
こで加減算器２３は第１入力と第２入力の両入力
間の減算を行なうのであるが、両入力が同一内容
であるため、減算結果として数値“０”が出力さ
れる。この結果の論理“０”がアドレス・フリツ
プフロツプ３３に入力されROMアドレスを指定
し、第４図３に示すごとく次ワード命令のキー読
込操作が実施される。前記演算結果が数値“０”
でない場合は、前記第１命令と第２命令ワードと
の間に押圧されたキーが異なることを示してい
る。チヤタリングが発生していれば押圧されたキ
ー入力信号が発生しないから第１命令および第２
命令ワード間のキー入力信号が異なり、アドレ
ス・フリツプフロツプ３３に演算結果が“０”で
ない状態を示す論理“１”が入力される。従つ
て、キー読込み操作は実施されずに第４図１の命
令へ戻り、キー信号待ちの状態となる。シフトレ
ジスタ２１の桁タイミング信号に対応する個所に
キー入力信号が記憶されているので、キー判別が
容易におこなうことができる。

次に、キーＫ５２が押圧された場合はアンドゲ
ート２９の出力はビツト信号t₂に同期して出力線
を付勢する。したがつて、シフトレジスタ２１の
桁タイミング信号T₅に対応する桁の２ビツト目
に第５図ｂに見られるごとくキー入力信号を書き
込む。Ｋ１端子とＫ２端子からの信号の別はシフ
トレジスタの各桁のビツト位置のちがいで判断す
る。たとえば、キーＫ５１とキーＫ５２が同時に
押圧された、いわゆる２重押しの場合は、桁タイ
ミング信号T₅に対応するシフトレジスタの位置
の１ビツトと２ビツトにキー入力信号が入力され
るため、第５図ｄに示すごとくキーの２重押しを
容易に見わけることができる。キーＫ４１とキー
Ｋ５１の２重押しも桁タイミング信号T₄・T₅に
対応するシフトレジスタ２１の第１ビツトの位置
にキー入力信号が導入されるため、第５図ｃに見
るごとく、容易に判断できる。３重押し以上のキ
ーの多重押しも同様の方法で判定できることは言
うまでもない。

上記実施例の説明では、記憶回路にシフトレジ
スタを使用したが、各桁タイミング信号に同期し
て加減算器に記憶データを送ることのできる記憶
装置、たとえばランダムアクセスメモリーを使用
しても本発明を構成することはできる。また、桁
タイミングパルスの四分の１の周期を１ビツト信
号周期としたが、ビツト信号の周期は前記の値に
制約されない。たとえば1/2、1/3、1/5等、でも
よく、桁タイミング信号を多分割にすることでキ
ーの個数を増やすことができる。さらにまた、キ
ー入力装置に加える桁タイミング信号の全てが表
示管のグリツドに印加される必要はなく、実施例
で示したT₁，T₂…，T₉の個数も任意でよい。

さらに上記実施例の説明では、キー入力信号の
論理を正論理で説明したが、極性を反転した形式
で加減算回路やシフトレジスタに供給しても同様
の効果が得られる。

以上に説明したように、本発明によれば、電卓
を構成する従来の演算処理回路に新たに数個のゲ
ート回路を付加するだけで、キーのチヤタリング
および２重押しによる誤動作を防ぐ点において大
きな効果が得られる。

【図面の簡単な説明】

第１図は電子式卓上計算機の基本的な構成を示
すブロツク図、第２図は第１図の計算に用いられ
る桁タイミング信号とビツト信号の位相関係を示
すタイミングチヤート、第３図は本発明の一実施
例を示すブロツク図、第４図は第３図の実施例の
操作手順を示すフローチヤート、第５図は第３図
の実施例におけるシフトレジスタのキー入力信号
データの状態を示す説明図である。記号の説明：２１：シフトレジスタ、２２：命
令デコーダ、２３：加減算器、２４，２５：オア
ゲート、２６〜３０：アンドゲート、３１：キ
ー・マトリクス回路、３２：インバータ、３３：
アドレス用フリツプ・フロツプ。

Claims

【特許請求の範囲】

１演算用データが格納される記憶手段と、該記
憶手段に格納されたデータを演算処理する演算手
段とを有する電子装置に設けられるキー入力判定
装置において、キー入力データを前記演算手段の
一方の入力端に供給する手段と、前記記憶手段の
出力を第１のゲート回路を介して前記演算手段の
他方の入力端に供給する手段と、前記演算手段の
出力を第２のゲート回路を介して前記記憶手段へ
供給する手段とを設け、第１のキー走査期間で検
出されたキー入力データを前記演算手段に印加す
る時、前記第１のゲート回路を閉じて該第１のゲ
ート回路の出力を零とすることにより前記演算手
段にて前記キー入力データと零との加算もしくは
減算を施しその結果を前記第２のゲート回路を介
して前記記憶手段に格納し、前記第１のキー走査
期間後の第２のキー走査期間に前記演算手段の前
記一方の入力端にキー入力装置から印加されるデ
ータと前記記憶手段に格納されている前記キー入
力データとを前記第１のゲート回路を開くことに
よつて前記演算手段にて減算することによつて結
果が零のときは前記記憶手段に格納されている前
記キー入力データを有効と判定し、結果が零以外
のときは無効と判定することにより電子装置内に
具備されている前記記憶手段および前記演算手段
を用いてキー入力の判定を可能としたことを特徴
とするキー入力判定装置。