JPH0154791B2 - - Google Patents
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- JPH0154791B2 JPH0154791B2 JP55132875A JP13287580A JPH0154791B2 JP H0154791 B2 JPH0154791 B2 JP H0154791B2 JP 55132875 A JP55132875 A JP 55132875A JP 13287580 A JP13287580 A JP 13287580A JP H0154791 B2 JPH0154791 B2 JP H0154791B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、オーデイオ用PCMレコーダの擬ビ
デオ信号からデイジタルデータを分離するデータ
分離回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data separation circuit that separates digital data from a pseudo video signal of an audio PCM recorder.
従来技術とその問題点を第1図から第3図によ
つて説明する。VTRを利用したオーデイオ用
PCMレコーダのデータ伝送には、NTSC
(National Television System Commitee)方
式に準拠したビデオフオームが採用されている。
したがつて、水平同期信号やPCMデータ信号な
どを含んだ擬ビデオ信号から、同期信号とPCM
データ信号をそれぞれ分離する必要がある。第1
図にデータ信号同期信号分離回路の一例を示す。
第1図において、1はビデオ信号入力端子、2は
データ分離出力端子、3は同期分離出力端子、4
はビデオ増幅回路、5はデータ分離回路、6は同
期分離回路である。さらに具体的な分離回路の一
例を第2図aに示す。 The prior art and its problems will be explained with reference to FIGS. 1 to 3. For audio using VTR
NTSC is used for data transmission of PCM recorders.
The video format is compliant with the National Television System Commitee (National Television System Commitee) system.
Therefore, from a pseudo video signal containing horizontal synchronization signals and PCM data signals, synchronization signals and PCM
It is necessary to separate each data signal. 1st
The figure shows an example of a data signal synchronization signal separation circuit.
In Figure 1, 1 is a video signal input terminal, 2 is a data separation output terminal, 3 is a synchronization separation output terminal, and 4
5 is a video amplifier circuit, 5 is a data separation circuit, and 6 is a synchronous separation circuit. A more specific example of the separation circuit is shown in FIG. 2a.
第2図aにおいて、7は抵抗、8は半固定抵抗
であり、その他は第1図と同じである。さらに第
2図bには、参考のためNTSC方式のビデオ信号
フオームを示した。第2図bにおいて、9は水平
同期信号、10はペデスタル信号、11はNRZ
(Non Return to Zero)方式によるPCMデータ
信号、12はVTRの輝度自動利得制御用のホワ
イトピーク信号、13は同期信号分離レベル、1
4はPCMデータ分離レベルである。 In FIG. 2a, 7 is a resistor, 8 is a semi-fixed resistor, and the others are the same as in FIG. 1. Further, FIG. 2b shows an NTSC video signal form for reference. In Figure 2b, 9 is a horizontal synchronization signal, 10 is a pedestal signal, and 11 is an NRZ signal.
(Non Return to Zero) system PCM data signal, 12 is a white peak signal for VTR brightness automatic gain control, 13 is a synchronization signal separation level, 1
4 is the PCM data separation level.
第2図aに示した回路は次のように動作する。
入力端子1から入力されたビデオ信号は、ビデオ
増幅回路4で増幅されて分離回路5,6の一方の
入力端子に入力される。この分離回路5,6の他
方の入力端には、分離用の比較基準となる電圧レ
ベル即ち分離レベル13,14が、電源電圧
Vcc,―Vccと半固定抵抗8とで決めて与えられ
ている。分離回路5,6は、増幅されたビデオ信
号レベルと分離レベルとの大小を比較して、比較
結果に応じて〃1〃あるいは〃0〃の論理信号を
出力し、第1図に示したようにPCMデータ分離
あるいは同基分離を行なう。 The circuit shown in FIG. 2a operates as follows.
A video signal input from input terminal 1 is amplified by video amplifier circuit 4 and input to one input terminal of separation circuits 5 and 6. At the other input terminals of the separation circuits 5 and 6, voltage levels serving as comparison standards for separation, ie separation levels 13 and 14, are connected to the power supply voltage.
Vcc, - Vcc and the semi-fixed resistor 8 are determined and given. The separation circuits 5 and 6 compare the amplified video signal level with the separation level and output a logic signal of 1 or 0 depending on the comparison result, as shown in FIG. Perform PCM data separation or homogroup separation.
次に第3図に2ヘツドヘリカルスキヤン式
VTRのビデオヘツドからビデオ出力までのブロ
ツク図を示す。第3図において、15はCH1ビ
デオヘツド、16はCH2ビデオヘツド、17は
CH1ロータリートランス、18はCH2ロータリ
ートランス、19はCH1前置増幅器、20は
CH2前置増幅器、21はチヤンネルスイツチ、
22はAGCアンプ、23はドロツプアウト検出
器、24は加算器、25はドロツプアウトスイツ
チ、26は1Hデイレイ回路、27はFMイコラ
イザ、28はFM復調器、29はデイエンフアシ
ス回路、30はビデオアンプ、31はビデオ出力
端子である。第3図においてドロツプアウト検出
器23がオンしたときすなわちドロツプアウトが
検出されたとき、ドロツプアウトスイツチ25は
1Hデイレイ回路26側に接続され、加算器24
には1H前の信号がドロツプアウト検出器23が
オフするまで送りつづけられる。この方式は実際
のテレビ画面については、ドロツプアウト対策と
して非常に有効な方法であり、ドロツプアウトキ
ヤンセラ回路(DOC回路)として民生用VTRに
は標準的に装備されている。 Next, Figure 3 shows the two-head helical scan type.
This figure shows a block diagram from the video head of a VTR to the video output. In Figure 3, 15 is the CH1 video head, 16 is the CH2 video head, and 17 is the CH1 video head.
CH1 rotary transformer, 18 is CH2 rotary transformer, 19 is CH1 preamplifier, 20 is
CH2 preamplifier, 21 is channel switch,
22 is an AGC amplifier, 23 is a dropout detector, 24 is an adder, 25 is a dropout switch, 26 is a 1H delay circuit, 27 is an FM equalizer, 28 is an FM demodulator, 29 is a de-emphasis circuit, and 30 is a video amplifier. , 31 are video output terminals. In FIG. 3, when the dropout detector 23 is turned on, that is, when a dropout is detected, the dropout switch 25 is turned on.
Connected to the 1H delay circuit 26 side, adder 24
The signal from 1H before continues to be sent until the dropout detector 23 turns off. This method is a very effective method to prevent dropouts on actual television screens, and is standardly equipped in consumer VTRs as a dropout canceler circuit (DOC circuit).
しかし、上記のようなDOC回路には、これが
オーデイオ用PCMレコーダの一部としてVTRが
使用される場合には、次に述べる様な問題点があ
つた。オーデイオ用PCMレコーダではビデオ信
号の1H内に、標準化信号ワード6個及び誤り訂
正ワードP及びQを各1個、さらにこれらの8ワ
ードから生成された誤り検出ワード(以下CRと
いう)を1個付加して1データブロツクとしてデ
ータを伝送している。さらに標本化信号ワード6
個及び誤り訂正ワードP,QにはD=16Hのイン
ターリーブが施こされており、1H内の8ワード
にそれ自体ではデータとしての相関はない。さ
て、前述のように、磁気記録テープ上にドロツプ
アウトがあつた場合は、DOC回路によつてビデ
オ信号として1H前のデータ信号がそつくり送り
込まれるが、本来誤まりと見なされるベきデータ
がCRCも含めて正しいデータとして読み込まれ
た場合、デインターリーブが施こされて遠くは16
×6H後のデータにまでその誤りが影響すること
になる。このような誤まりの検出もれは、PCM
レコーダの高品質再生にとつては致命的とも言え
る雑音発生につながり、その対策がのぞまれる所
であつた。 However, the DOC circuit described above has the following problems when used in a VTR as part of an audio PCM recorder. An audio PCM recorder adds six standardized signal words, one error correction word P and Q each, and one error detection word (hereinafter referred to as CR) generated from these eight words within 1H of the video signal. The data is transmitted as one data block. Further sampled signal word 6
The error correction words P and Q are interleaved with D=16H, and the 8 words within 1H have no correlation as data by themselves. Now, as mentioned above, when there is a dropout on the magnetic recording tape, the DOC circuit sends the data signal from 1H earlier as the video signal, but the data that should originally be considered as an error is sent to the CRC. If the data is read as correct including the
The error will affect the data after ×6H. Failure to detect such errors can cause PCM
This leads to the generation of noise, which can be fatal to high-quality playback by recorders, and a countermeasure is needed.
本発明の目的は、前記問題点を解決し、DOC
回路によつて本来、誤まりと見なされるべきデー
タが正しいデータとして送り込まれることのない
ように誤まりとして検出し得るようになしたデー
タ分離回路を提供するにある。 The purpose of the present invention is to solve the above problems and to
An object of the present invention is to provide a data separation circuit which can detect data as an error so that data that should originally be considered as an error is not sent as correct data by the circuit.
本発明の特徴は、データ分離回路のPCMデー
タ出力にゲート回路を設け、DOC回路が働いて
いる間はこのゲートを閉じることによつて、1H
デイレイ回路による本来誤まりと見なされるべき
1H前のデータがPCMデータ出力端に送り込まれ
ないようにした点にある。 The feature of the present invention is that a gate circuit is provided at the PCM data output of the data separation circuit, and by closing this gate while the DOC circuit is working, 1H
This should be considered an error due to the delay circuit.
The point is that data from 1H ago is not sent to the PCM data output terminal.
以下図面により本発明を詳細に説明する。 The present invention will be explained in detail below with reference to the drawings.
第4図は、本発明によつて第1図の回路を改良
したものであり、33はゲート制御信号、32は
出力ゲート回路である。第4図を具体化し、第3
図との接続関係を示したのが第5図である。第5
図において、34はゲート制御信号発生器であ
り、他は第2図、第3図、第4図に同じである。 FIG. 4 shows an improved circuit of FIG. 1 according to the present invention, where 33 is a gate control signal and 32 is an output gate circuit. By embodying Figure 4,
FIG. 5 shows the connection relationship with the figure. Fifth
In the figure, 34 is a gate control signal generator, and the other parts are the same as in FIGS. 2, 3, and 4.
第5図は次のように動作する。ドロツプアウト
検出器23が働き、ドロツプアウトがあることを
ドロツプアウトスイツチ25及びゲート制御信号
発生器34に知らせる。ドロツプアウトスイツチ
25は1Hデイレイ回路26側に接続し、加算器
24に1H前のデータが送り込まれ、その結果ビ
デオ出力端子31には本来誤まりと見なされるべ
き1H前のデータが出力される。一方、ゲート制
御信号発生器34は、ドロツプアウトがあるとい
う信号を受け、出力ゲート回路32を閉じるよう
にゲート制御信号33を出力する。出力ゲート回
路32はこの信号33によつてドロツプアウトが
検出されている限り閉じることになり、この間デ
ータ出力端子2に出力されるデータは全て〃0〃
となる。1H区間、すなわち6個の標準化信号ワ
ード、誤り訂正ワードP,Q及びCRCの合計128
ビツトが全て〃0〃となると、この8個のワード
はMC訂正においてエラーと判断され、本来の正
しいデータに訂正されることになる。インターリ
ーブが施こされているので、ドロツプアウトによ
る出力ゲート回路32の閉鎖は連続(16H×2)
―1H、即ち31Hまで行なわれたとしても、出力
データは正しいデータに訂正可能である。 FIG. 5 operates as follows. Dropout detector 23 operates to notify dropout switch 25 and gate control signal generator 34 of the presence of a dropout. The dropout switch 25 is connected to the 1H delay circuit 26 side, and the data from 1H before is sent to the adder 24, and as a result, the data from 1H before is output to the video output terminal 31, which should originally be considered as an error. Ru. On the other hand, the gate control signal generator 34 receives a signal that there is a dropout and outputs a gate control signal 33 to close the output gate circuit 32. The output gate circuit 32 will be closed as long as dropout is detected by this signal 33, and during this time all data output to the data output terminal 2 will be 0.
becomes. 1H interval, i.e. 6 standardized signal words, error correction words P, Q and CRC total 128
When all bits become 0, these eight words are determined to be errors in MC correction, and are corrected to original correct data. Since interleaving is performed, the output gate circuit 32 is closed continuously due to dropout (16H x 2).
-1H, that is, 31H, the output data can be corrected to correct data.
なお、上記説明においては、VTRを用いた
PCMレコーダで説明したが、ビデオデイスクを
用いたPCM記録再生装置においても適用できる
ことはいうまでもない。 In addition, in the above explanation, a VTR is used.
Although the explanation has been made regarding a PCM recorder, it goes without saying that it can also be applied to a PCM recording/playback device using a video disk.
以上説明したように、本発明によればDOC回
路による誤まり訂正もれから、データを保護する
ことが可能となり、インターリーブと相まつてド
ロツプアウトによるデータ欠落に対して非常に有
効なデータ保護手段となる。 As explained above, according to the present invention, it is possible to protect data from error correction errors caused by the DOC circuit, and when combined with interleaving, this invention becomes a very effective data protection means against data loss due to dropouts. .
第1図は従来のデータ信号同期信号分離回路の
ブロツク図、第2図aは分離回路の一例回路図、
第2図bはNTSCビデオ信号フオーム、第3図は
一般的な家庭用VTRのブロツク図、第4図は本
発明によるデータ信号同期信号分離回路の基本的
ブロツク図、第5図はVTRと本発明によるデー
タ分離回路の接続関係を示したブロツク図であ
る。
5……データ分離回路、32……出力ゲート回
路、33……ゲート制御信号、34……ゲート制
御信号発生器。
Fig. 1 is a block diagram of a conventional data signal synchronization signal separation circuit, Fig. 2a is a circuit diagram of an example separation circuit,
Figure 2b shows the NTSC video signal format, Figure 3 is a block diagram of a general home VTR, Figure 4 is a basic block diagram of the data signal synchronization signal separation circuit according to the present invention, and Figure 5 shows the VTR and main unit. FIG. 2 is a block diagram showing the connection relationship of the data separation circuit according to the invention. 5...Data separation circuit, 32...Output gate circuit, 33...Gate control signal, 34...Gate control signal generator.
Claims (1)
磁気ヘツドと、1H(H:水平走査周期)デイレイ
回路とドロツプアウトスイツチと加算回路とを有
し、上記磁気ヘツドによつて再生された情報信号
のドロツプアウトを検出し、ドロツプアウトを補
償するドロツプアウト補償手段と、ドロツプアウ
ト補償された情報信号を復調する復調器と、情報
信号からPCMデータ信号を分離するデータ分離
手段と、上記データ分離手段で分離されたPCM
データ信号が出力されるデータ出力端子と、上記
データ分離手段とデータ出力端子とに接続される
とともに、ドロツプアウト補償手段によつて制御
され、上記ドロツプアウト補償手段がドロツプア
ウトを検出した際には、PCMデータ信号がデー
タ出力端子出力されるのを禁止する出力ゲート手
段とを備えていることを特徴とするデータ分離回
路。1 A magnetic head for reproducing information signals including PCM data signals, a 1H (H: horizontal scanning period) delay circuit, a dropout switch, and an adder circuit, and the information signal reproduced by the magnetic head. dropout compensating means for detecting dropout and compensating for the dropout, a demodulator for demodulating the dropout compensated information signal, data separating means for separating the PCM data signal from the information signal, and a PCM data signal separated by the data separating means. P.C.M.
A data output terminal from which a data signal is output is connected to the data separation means and the data output terminal, and is controlled by a dropout compensation means, and when the dropout compensation means detects a dropout, the PCM data is A data separation circuit comprising output gate means for prohibiting a signal from being output to a data output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13287580A JPS5758207A (en) | 1980-09-26 | 1980-09-26 | Data separating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13287580A JPS5758207A (en) | 1980-09-26 | 1980-09-26 | Data separating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758207A JPS5758207A (en) | 1982-04-07 |
| JPH0154791B2 true JPH0154791B2 (en) | 1989-11-21 |
Family
ID=15091591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13287580A Granted JPS5758207A (en) | 1980-09-26 | 1980-09-26 | Data separating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758207A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817606U (en) * | 1981-07-27 | 1983-02-03 | パイオニア株式会社 | Dropout compensation controller |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851323A (en) * | 1981-09-24 | 1983-03-26 | Hitachi Constr Mach Co Ltd | Operation pedal |
-
1980
- 1980-09-26 JP JP13287580A patent/JPS5758207A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758207A (en) | 1982-04-07 |
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