JPH0157528B2 - - Google Patents

Description

【発明の詳細な説明】 ［本発明の分野］ 本発明は、ラツチ回路を備える位相分割器に関
する。この位相分割器は、クロツク制御のスイツ
チにより電流源に接続される真数・補数発生器を
含み、入力信号の関数として補数の出力信号を提
供し、また、その出力には各出力段が接続されて
いる。

［先行技術］ 通常、位相分割器の構成は、入力信号の反転値
を提供するインバータを有している。一方、非反
転値は、入力の直接接続により、対応する出力に
提供される。数多くの出版されたり特許された、
この基本的な構成の変更についての研究は、次の
ことを示している。即ち、新しい問題を解決する
ためには、種々の改良及び開発が必要である。そ
れゆえに、所与の入力信号から反転出力即ち補数
及び非反転出力即ち真数を単に発生すること（同
相及び異相の信号を発生することに対応する）
は、もはや、位相分割器の所望の質的特性を保証
するには十分でなくなつている。動作速度を増加
させたり、電力消失を減少させたり、回路中の各
信号間の正確なタイミングをとつたりするために
は、しばしば、改良された回路や動作モードの開
発が必要である。回路を集積化技術で作るなら、
さらに最小のスペースで半導体基体に回路を形成
する必要がある。

例えば、フリツプフロツプ形式のような多くの
双安定回路が公知になつており、また広く用いら
れている。それらは、ラツチ回路を含んでいる。
このような回路の動作モードは、実質的に、次の
ようになつている。即ち、入力でセツト信号を受
取り、出力で同相又は異相の出力信号を発生する
ものである。フイードバツク即ちラツチ機構のた
めに、たとえ、その間に、セツト信号が入力をオ
フに切換えたとしても、この出力信号は、維持さ
れる。リセツト信号がリセツト入力に印加される
まで、出力信号、即ち、回路のスイツチ動作の状
態は、維持される。公知のこの種の回路では、出
力信号は、スイツチ動作を解除する入力信号に対
して、いつも遅れる。このスイツチ動作の遅延の
幅は、回路自体のラツチ動作即ちスイツチ動作の
持続時間に依存する。この種の高速動作回路で
は、これらの遅延時間は、しばしば、不都合を生
じ、又は許容できないものにさえなつている。

例えば、解除動作の入力信号に対する出力信号
の遅延時間を減少させるような双安定ラツチ回路
が、公知になつている。

入力信号の直後に、出力信号を与えるような入
出力回路が提供されている。この入出力回路は、
次のようなラツチ回路に結合されている。即ち、
入力信号の後に、ラツチ動作をして、出力信号を
維持するものである。

この入出力回路の欠点は、ラツチ回路が連続動
作して、連続的に電力を消費し、また、入力信号
とともにスイツチされねばならないということで
ある。このスイツチ動作は、入出力回路の負担に
なり、また、不所望の遅延時間を生じる。

真数・補数発生器及びラツチ回路から成る位相
分割器の数多くの適用が公知となつている。この
組合せの目的は、入力信号から異相の出力信号を
最小の時間で得て、次のようにラツチ動作を行う
ことである。即ち、たとえ、入力信号がオフに切
換えられても、即ち、最初の入力信号の補数であ
る第２の入力信号が続いて加えられても、設定ス
イツチ動作状態が維持されるようにである。

重要な適用分野は、半導体メモリ用のラツチ動
作バツフア回路及びラツチ動作読出し回路であ
る。バツフア回路は、例えば、IBM Technical
Disclosure Bulletin、Vol.20、No.４、Sept.1977、
pp.1426〜1429及びIBM Technical Disclosure
Bulletin、Vol.18、No.11、April 1976、pp.3597
〜3598に示されている。真数・補数発生器の他
に、これらの回路は、次のようなラツチ回路を含
む。即ち、真数・補数発生器により与えられた信
号を、真数・補数発生器の解除動作入力信号の後
にもストアしたままで、さらに使用するために準
備しておくようにするものである。前者の回路の
欠点は、ラツチ動作の確定後でないと、出力信号
が利用できないこと並びに、回路についての複雑
なクロツク動作が必要であること、である。ま
た、後者の回路では、ラツテ動作回路が真数・補
数発生器の出力に並列に接続されるので、出力信
号がラツチ動作の影響を受けるという点で、前記
の遅延が生じる。

例えばIBM Technical Disclosure Bulletin、
Vol.20、No.1B、June 1981、pp.534〜535に開示
されたようなラツチ動作読出し増幅器も、類似の
欠点を有している。それは、次のような欠点であ
る。即ち、フリツプ・フロツプ形式で用いられる
ラツチは、連続的に付勢されている。即ち、絶え
ず電流を導通しているし、対応するスイツチ動作
によつてある状態から他の状態へ切換えられるの
で、さらに遅延を生じる。

〔本発明の概要〕 本発明の目的は、これらの欠点を改善した位相
分割器を提供することである。

本発明により、ラツチ回路を備える次のような
位相分割器が提供される。即ち、真数・補数発生
器に入力信号が印加された後に発生される補数出
力信号が、ラツチ回路に何らの負担も与えず、直
接に利用できるし、入力信号が早く変化しても、
予め設定したスイツチ動作状態の又は出力信号の
不所望の変化は存在しないし、機能制御用の記号
クロツク動作（symbol clocking）が使用できる
ようなものである。

本発明の利点は、実質的に、次のようなことで
ある。即ち、出力信号が直接にわずか１つの段の
遅延だけで利用でき、ラツチ回路は定常状態では
導通しておらず、従つて、ラツチ動作では、一方
の段から他方の段へ切換る必要もなく、１つの段
がただオンに切換るだけなので、補数出力信号が
提供される速度が、非常に速いことである。

実質的な利点は、次のような事実による。即
ち、ラツチ動作が、真数・補数発生器をオフに切
換ることを通じて、電流源により開始され、これ
により、回路のクロツク動作が簡単になるばかり
でなく、入力信号の早い又は不所望の変化に対し
て、真数・補数発生器の入力が滅勢にされること
である。

本発明による位相分割器の特に重要な特徴は、
その機能を実質的に１つのクロツク信号のみで保
証できることである。

〔本発明の実施例〕

以下、本発明の１つの実施例を示す。

第１図は、この実施例の回路図である。第２図
に２３で示された位相分割器は、３つの主要な基
本的構成部分から成る。これらの構成部分は、第
１スイツチを介して電流源に接続された真数・補
数発生器と、真数・補数発生器の出力に接続され
第２スイツチを介して付勢可能な２つの出力段
と、一方の出力段の出力を他方の出力段の入力に
接続する結合手段から成るラツチ回路とである。

真数・補数発生器は、２つの直列構成のトラン
ジスタ段を含む。第１トランジスタ段は、次のよ
うなトランジスタＴ１を含む。即ち、そのベース
には、ベース電流設定用の抵抗Ｒ１が、コレクタ
には、抵抗Ｒ２が、そしてエミツタには、抵抗Ｒ
３が、各々接続されているトランジスタである。
この実施例の入力回路は、トランジスタＴ１のベ
ースに接続され、また、真数・補数発生器につい
ての入力Ｉ（アイ）が印加されるものであるが、
この入力回路は、基準電位に接続された２つの反
対向きにされた平行なレベル制限ダイオードＤ１
及びＤ２と、トランジスタＴ１のベースに直列接
続されたシヨツトキ・ダイオードSD１とを含む。
レベル・シフト動作のために、トランジスタＴ１
のエミツタ回路には、シヨツトキ・ダイオード
SD２が付加されている。トランジスタＴ１のコ
レクタとベースとの間には、飽和動作防止用のシ
ヨツトキ・ダイオードSD３が設けられている。

第１トランジスタ段のコレクタ出力は、トラン
ジスタＴ３のベースに接続されている。このトラ
ンジスタＴ３は、真数・補数発生器の第２トラン
ジスタ段を形成する。トランジスタＴ３のコレク
タには、抵抗Ｒ６が、そしてエミツタには、抵抗
７に加えて、この実施例ではエミツタ回路のダイ
オードとしてトランジスタＴ７が、各々提供され
ている。２つのトランジスタ段のエミツタ抵抗Ｒ
３及びＲ７は、ともに基準電位に接続される。一
方、コレクタ抵抗Ｒ２及びＲ６は、トランジスタ
Ｔ１２のエミツタ・コレクタのパスを介して、電
圧源Ｖ１に接続される。トランジスタＴ１２は、
第１スイツチを形成し、電圧源Ｖ１は、真数・補
数発生器の電流を供給する。トランジスタＴ１２
は、そのベースで、クロツク信号CLNにより制
御される。２つのトランジスタ段のエミツタ出力
は、エミツタ構成で動作する他のトランジスタＴ
２及びＴ４のベースに、各々接続される。これら
のトランジスタＴ２及びＴ４は、各々、コレクタ
抵抗Ｒ４及びＲ５を有する。トランジスタＴ２及
びＴ４のコレクタ出力は、真数・補数発生器の出
力を形成する。

先に述べた出力段は、各々トランジスタＴ５及
びＴ６を含む。これらのトランジスタのコレクタ
は、各々、コレクタ抵抗Ｒ８及びＲ９を介して、
電圧源Ｖ２に接続される。この電圧源Ｖ２は、ま
た、トランジスタＴ２及びＴ４にも電流を供給す
る。トランジスタＴ５及びＴ６のエミツタは、と
もに、一方では、先に述べた第２スイツチを形成
するトランジスタのコレクタ・エミツタのパスを
介して、基準電位に接続され、他方では、抵抗Ｒ
１５を介して、電圧源Ｖ２に接続される。このス
イツチは、トランジスタＴ１１のベースに抵抗Ｒ
１４を介して印加するクロツク信号CL１によつ
て、制御される。２つの出力段を形成するトラン
ジスタＴ５及びＴ６のコレクタ出力は、位相分割
器についての２つの位相が異なる出力IP及びOP
をなす。

実施的に位相分割器の第３の基本的構成部分を
形成するラツチ回路は、２つのトランジスタＴ８
及びＴ９を含む。これらのトランジスタは、能動
結合段をなし、各々、一方の出力を他の出力段Ｔ
５，Ｔ６の入力に接続する。トランジスタＴ８に
ついては、そのコレクタは、トランジスタＴ６の
ベースに接続され、一方、そのエミツタは、位相
分割器の出力IPに接続される。トランジスタＴ
９については、そのコレクタは、トランジスタＴ
５のベースに接続され、一方、そのエミツタは、
位相分割器の出力OPに接続される。これら２つ
のトランジスタＴ８及びＴ９のベースは、各々、
抵抗Ｒ１０又はＲ１１を介して、電圧源Ｖ２に接
続される。これらのトランジスタは、ベースとコ
レクタとの間に、各々、シヨツトキ・ダイオード
SD４又はSD５が挿入される。このシヨツトキ・
ダイオードは、接続トランジスタが反対方向に導
通するのを防ぐ。

位相分割器の所望ラツチ動作が、これら２つの
結合段によつて行われる。

以下、本発明による位相分割器の動作を示す。

第２図は、クロツク制御の構成を示すもので、
２３が位相分割器である。第３図は、関係するパ
ルス波形を示す。

第２図及び第３図から明らかなように、本発明
による位相分割器は、本質的にただ１つの外部ク
ロツク信号CLを印加するだけで制御される。こ
のクロツク信号CLは、位相分割器を含む半導体
チツプにおいて、２つ以上のクロツク信号CL１
及びCL２を導出するもとになる。これらの導出
クロツク信号は、外部クロツク信号CLよりもわ
ずかに遅延している。外部クロツク信号CLから
導出されるクロツク信号CL１の遅延Δt１は、入
力制御回路２１において生じる。クロツク信号
CL１から導出されるクロツク信号CL２の遅延Δt
２は、位相分割器２３についての電流供給回路２
２において生じる。実際には、Δt１は、ほぼ２
ナノ秒に、Δt２は、ほぼ５ナノ並秒になるであ
ろう。クロツク信号CL１は、第２スイツチ（ト
ランジスタＴ１１）をオンに切換える。それで出
力段（トランジスタＴ５及びＴ６）が付勢され
る。クロツク信号CL２により、第１スイツチ
（トランジスタＴ１２）は、オンに切換る。それ
で、真数・補数発生器（トランジスタＴ１乃至Ｔ
４）が、電流源（基準電位Ｖ１）に接続される。
Δt１が終了してからのみΔt２が開始するので、
安全な動作が保証される。

回路の定常状態では、条件は、第３図のパルス
波形図において時間ｔ＝０の左側に示されている
ようなものになる。外部クロツク信号CLは、高
レベルにある。一方、この信号CLから導出され
るクロツク信号CL１は、低レベルにあり、この
結果、第２スイツチは導通しない。即ち、トラン
ジスタＴ１１はオフである。第２スイツチが導通
していないと２つの出力段（Ｔ５，Ｔ６）には電
流が流れない。クロツク信号CL２は、高レベル
にあり、第１スイツチは、オンである。即ち、ト
ランジスタＴ１２は、導通する。第１スイツチが
オンであると、真数・補数発生器（Ｔ１乃至Ｔ
４）は、電流源に接続される。真数・補数発生器
は、回路の定常状態において既に付勢されている
ため、位相選択の開始に付勢される必要がないと
いう利点がある。定常状態における電力消失は、
非常に小さい。出力段のトランジスタＴ５及びＴ
６は、両方とも導通していないので、２つの結合
段を形成するトランジスタＴ８及びＴ９もまた導
通しない。

次に、位相選択について述べる。これは、時間
ｔ＝０（第３図）において、外部クロツク信号CL
が低レベルに降下することから始まる。正しく機
能するための唯一の条件は、入力信号Ｉが選択の
開始時には既に有効なものになつていることであ
る（Δt0＞０）。真数・補数発生器（トランジス
タＴ１乃至Ｔ４）は、既に、付勢されているの
で、クロツク信号CL１が低レベルから高レベル
へ切換る際の遅延Δt１の後に直ぐ、それは、出
力段のトランジスタＴ５及びＴ６のベースに、既
に有効な信号を与える。こうして、クロツク信号
CL１は、第２スイツチ（トランジスタＴ１１）
をオンに切換えて、２つの出力段（Ｔ５，Ｔ６）
を付勢する。このようにして、入力信号に対応す
る補数信号が、出力IP及びOPで発生する。従つ
て、入力Ｉに印加される情報は、ただ１つのスイ
ツチ動作段を通過するだけで、位相分割器の出力
IP及びOPにおいて有効に利用できるようになる。
時間Δt２だけ遅延して降下するクロツク信号CL
２により、第１スイツチ（Ｔ１２）が真数・補数
発生器を電流源Ｖ１から切離して、オフに切換え
るとき以外は、出力段のトランジスタＴ５又はＴ
６のスイツチ・オン動作とともに、内部のラツチ
機構は付勢される。トランジスタＴ２及びＴ４
は、非導通にされ、入力Ｉの情報が、結合段（Ｔ
８，Ｔ９）を介して、位相分割器に、しつかりと
ストアされる。結合段（Ｔ８，Ｔ９）は両方と
も、最初は非導通なので、ラツチ動作は、スイツ
チ動作を含む必要はない。即ち、真数の結合段の
うちの１つだけが、導通にされる。ラツチ動作
は、真数・補数発生器用の電流源についてのスイ
ツチ・オフ動作によつて、第１スイツチ（Ｔ１
２）を介して行なわれるので、出力信号は、入力
信号が交互になるように、維持される。ラツチ動
作は、第１スイツチ（Ｔ１２）がオフに切換る時
刻tLで行なわれる。

２進の１に対応する高レベルの信号が回路の入
力Ｉに印加されるなら、トランジスタＴ１及びＴ
２はオンに切換わり、トランジスタＴ２のコレク
タは、低レベルになる。トランジスタＴ３のベー
スは、基準電位よりも2V_BE上の低レベルにされ
る。それで、トランジスタＴ４のベースにおける
電圧は、わずか数ミリボルトにしか達しない。従
つて、トランジスタＴ４は、オフ状態に保たれ
る。トランジスタＴ２のコレクタにおける電圧と
比べると、トランジスタＴ４のコレクタに、もは
や補数の情報（高レベル）が存在する。

２進０に対応する信号レベルが回路の入力Ｉに
印加されるなら、トランジスタＴ１及びＴ２は、
非導通になり、トランジスタＴ３，Ｔ４及びＴ７
は、導通になる。従つて、トランジスタＴ２及び
Ｔ４のコレクタ電圧は逆になる。

もちろん、入力信号Ｉは、ラツチ動作が開始又
は終了してしまうまでの時間tLをわずかに越え
た時点（Δt′0＞０）で、利用できなければならな
い。位相分割器の切換え速度を、外部の供給電圧
及び温度の影響からできる限り独立させるため
に、半導体チツプに集積された電流供給回路PC
が用いられる。

特に優れた点は、低電力の真数・補数発生器が
サイクルの開始時に、既に、トランジスタＴ５及
びＴ６のベースに正しい情報を供給しているの
で、出力段（Ｔ５，Ｔ６）は、第１内部クロツク
信号CL１と同時に切換えられることである。こ
のように、出力IP及びOPは、非常に速く、正し
くて誤りのない信号を供給する。

数ナノ秒後には、２つの出力段（Ｔ５，Ｔ６）
を制御する真数・補数発生器は、クロツク信号
CL２によつてオフに切換えられ得る。それで、
入力Ｉにおける情報は、位相分割器に、しつかり
とストアされる。その電力消失の割りには、回路
は、非常に高速度で動作する。単一クロツク信号
CLの他は、その機能及び許容誤差が出力信号を
遅延させるような補助的な信号を、さらに必要と
するようなことはない。

【図面の簡単な説明】

第１図は、本発明による位相分割器の回路図で
ある。第２図は、本発明による位相分割器のクロ
ツク動作の構成を示す概略図である。第３図は、
本発明による位相分割器の機能を特徴付けるパル
ス波形図である。 ２１…入力制御回路、２２…電流供給回路、２
３…位相分割器。

Claims (1)

【特許請求の範囲】
1. １ 入力信号を受取り当該入力信号に対する真数
   及び補数に相当する１対の出力信号を出力する真
   数・補数発生器と、前記真数・補数発生器を電流
   源に接続する第１クロツク制御の第１スイツチ
   と、ベースが前記１対の出力信号の一方を受取る
   ように前記真数・補数発生器に接続されコレクタ
   が一方の出力端子に接続されたトランジスタとベ
   ースが前記１対の出力信号の他方を受取るように
   前記真数・補数発生器に接続されコレクタが他方
   の出力端子に接続されたトランジスタとがエミツ
   タ結合された出力段と、前記トランジスタの結合
   されたエミツタに接続され前記出力段を付勢する
   第２クロツク制御の第２スイツチと、エミツタが
   前記一方の出力端子に接続されベースが第１抵抗
   を介して電圧源に接続されコレクタが前記１対の
   出力信号の他方を受取るように前記真数・補数発
   生器に接続されたトランジスタとエミツタが前記
   他方の出力端子に接続されベースが第２抵抗を介
   して前記電圧源に接続されコレクタが前記１対の
   出力信号の一方を受取るように前記真数・補数発
   生器に接続されたトランジスタとを有する結合段
   と、を備え、前記第１スイツチがオンとなること
   により付勢された前記真数・補数発生器に入力信
   号が印加されたときに、前記第２スイツチのスイ
   ツチ・オン動作によつて前記出力段のうちの１つ
   のトランジスタが導通し、続く前記第１スイツチ
   のスイツチ・オフ動作によつて前記真数・補数発
   生器がオフに切換ることに応答して前記結合段の
   うちの１つのトランジスタが導通し始める、位相
   分割器。