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JPH0159779B2 - - Google Patents
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JPH0159779B2 - - Google Patents

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JPH0159779B2
JPH0159779B2 JP56030031A JP3003181A JPH0159779B2 JP H0159779 B2 JPH0159779 B2 JP H0159779B2 JP 56030031 A JP56030031 A JP 56030031A JP 3003181 A JP3003181 A JP 3003181A JP H0159779 B2 JPH0159779 B2 JP H0159779B2
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AT&T Technologies Inc
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
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  • Time-Division Multiplex Systems (AREA)
  • Radio Relay Systems (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)

Description

【発明の詳細な説明】 本発明はデータビツトのための順応性メモリに
関し、特に、連続的に可変な遅延を与えることが
できる。数百のデータビツトを蓄えることのでき
るメモリに関する。
データ伝送システムでは、各端末はその端末の
動作のタイミングを決めるための局部クロツク源
を持つている。すべての伝送リンクは、地上局及
び衛星を問わず、電気伝搬路長が時間的に変化
し、従つて伝搬遅延が変化する。この伝搬遅延の
変化により、伝送されたデータビツトの位相が受
信クロツクに対して変化する。いいかえれば、到
来するデータビツトの速度が過渡的に変化するこ
とになる。受信端末における順応性メモリがこの
変動を補償する。順応性メモリはバツフアであ
り、到来するデータビツトに可変遅延を与えてデ
ータを受信端末のクロツクと同期させる。順応性
メモリはデータを可変受信速度で受信し、これを
他の受信回路に受信器クロツクの速度で供給す
る。
このような伝搬遅延の変動を補償するためにデ
ータ伝送網では独立した読出し及び書込みサイク
ルを持つた固定容量のバツフアが用いられて来
た。このようなバツフアを転流形バツフアと呼ぶ
が、これは1971年12月にベル・テレフオン・ラボ
ラトリイズから出版された“トランスミツシヨ
ン・システムズ・フオー・コミユニケーシヨン
ズ）の４改訂版の頁616、617の節26.2に述べられ
ている。転流形メモリは連続的に可変な遅延を与
えることができるが、小容量のビツト容量のもの
でないとコストが極めて大きくなる。
可変長シフトレジスタのような可変容量メモリ
は大量のデータビツトを経済的に蓄えることがで
きる。このようなメモリでの遅延は、データ蓄積
に使われるセルの数を変えることによつて調整す
ることができる。しかし、各セルは一定の遅延量
を与えるために、シフトレジスタメモリは離散的
な遅延変化しか与えることができず、実際に必要
な遅延を近似するものに過ぎない。このような近
似によつて信号処理に誤りを生じることがある。
従つて、大容量の順応性メモリで連続的な可変遅
延量を与えるものが望まれている。
本発明の一実施例に従えば、転流形メモリと可
変長シフトレジスタとが直列に接続され、フイー
ドバツク制御により、連続的に可変な遅延と大容
量のメモリとが実現されている。
到来するデータビツトは最初転流形メモリに書
き込まれる。予め定められた時間の後、書込まれ
ていたビツトが読出されて可変長シフトレジスタ
に書込まれる。シフトレジスタのデータビツトは
受信器クロツクの速度で読出される。シフトレジ
スタの長さ、従つてシフトレジスタにおける遅延
はカウンタによつて制御される。転流形メモリの
書込み及び読出しサイクルの間の位相関係は論理
回路によつてモニタされてデータの損失が防がれ
る。この位相関係が予め選択された量まで大きく
なると、転流形メモリからの読出し速度と、シフ
トレジスタの長さが共に大きくされる。逆に位相
関係が予め定めた量まで小さくなると、転流形メ
モリの読出し速度とシフトレジスタの長さとが共
に小さくされる。
本発明の利点は、上記の構成と制御方式が、蓄
積容量の大きく異る応用分野に直ちに応用できる
点にある。
本発明の他の利点は、シフトレジスタがオーバ
フロー又はアンダーフローに近づいた時に、フレ
ームの損失を防止するためにフレームスリツプを
採用できる点にある。
本発明のさらに他の特徴は、可変長シフトレジ
スタとしてランダムアクセスメモリ（RAM）を
用い、経済的、大容量でかつ小型のメモリを実現
していることにある。
説明のために、本発明は可変長シフトレジスタ
のためにランダムアクセスメモリを用いた望まし
い実施例について議論されている。第１図におい
て、送信側（図示していない）から到来するデー
タビツトは、リード１０１に印加される。このビ
ツト流からとり出される変化する回線クロツクが
回復されてリード１０３に印加される。データビ
ツトはこの回線クロツクの速度で転流形メモリ１
０２に書込まれる。予め定められた時間の後、す
なわち予め定めた遅延の後、このデータビツトは
メモリ１０２から読み出されて、ランダムアクセ
スメモリ（RAM）１０４へ書込まれる。接続１
０５が転流形メモリ１０２とRAM１０４との間
でデータを結合している。
転流形メモリ１０２からの読出し速度は制御装
置１０６で作られてリード１０７からメモリ１０
２へ印加される転流読出しクロツクによつて制御
される。装置１０６は、リード１０８上の受信ク
ロツクφ、リード１０９上の２倍の受信クロツク
2φ、入力122、123、及びリード１１１に供給さ
れるアドレスカウンタバス入力から転流メモリ読
出しクロツクを発生する。φクロツクは送信クロ
ツクと同期している。2φクロツクはφの周波数
の２倍であり、立上りがφに一致している。
データビツトが蓄えられるRAM１０４のセル
のアドレスは、プログラム可能なアドレスカウン
タ１１０によりバス１１１を介して制御される。
カウンタ１１０は、RAM１０４内のセルの数に
少くとも等しい状態数、すなわち計数幅を持つ。
このカウンタは調整可能なアドレスと固定アドレ
スとの間で計数した後、自動的にリセツトされて
再び計数を開始する。該調整可能なアドレスはア
ドレスプリセツトレジスタ１１２に蓄えられ、バ
ス１１３を介してカウンタ１１０に供給される
が、これはリード１１４上のアドレスカウンタ置
数信号によつてアドレスカウンタ１１０に置数さ
れる。カウンタの各サイクルにおいて、調整可能
アドレスは、制御装置１０６内で作られ、それぞ
れリード１１５及び１１６によつてレジスタ１１
２に供給される増分（INC）及び減分（DEC）
信号によつて変えられることができる。各計数値
において、特定の計数値に対応するセル内のデー
タビツトが読み出され、転流メモリ１０２からの
データビツトがそこに書込まれる。この読出し／
書込み動作は、リード１１７から供給される
RAMR／Ｗ信号によつて制御される。カウンタ
１１０には、リード１１８からのφパルスが印加
されている。出力リード１１９に現われるデータ
ビツトはＤ型フリツプフロツプ１２０に印加さ
れ、リード１２１からの出力ラツチクロツクによ
つて該フリツプフロツプに書込まれる。制御装置
１０６で作られる出力ラツチクロツクは受信クロ
ツクと同期している。従つて、フリツプフロツプ
１２０からのデータ出力１２７は受信クロツクに
同期しており、信号処理にために他の受信器回路
に印加することが可能である。
フレームスリツプアドレスレジスタ１２４、バ
ス１２５、及び相互接続１２６，１２８及び１２
９は、RAM１０４がオーバフロー又はアンダー
フローした時に、フレーム同期を維持するのに用
いられる。このような事象が生じると、フレーム
スリツプアドレスレジスタ１２４からの予め選択
されたアドレスがアドレスプリセツトレジスタ１
１２へ読み出され、アドレスカウンタ１１０の範
囲が調整される。
第２図は、本発明に使用するのに適した４ビツ
トの転流形メモリを示している。到来するデータ
ビツトを伝達するリード１０１はＤ型フリツプフ
ロツプ２０１，２０２，２０３及び２０４のデー
タ(D)リードに接続されている。リード１０３上の
回線クロツクは２ビツトカウンタ２０５へクロツ
クを印加する。カウンタ２０５によつて駆動され
るデマルチプレクサ２０６は、出力Y1、Y2、
Y3、及びY4においてクロツクパルスを直列に分
散出力する。リード２０７，２０８，２０９、及
び２１０はこれらの出力をそれぞれフリツプフロ
ツプ２０１，２０２，２０３及び２０４のクロツ
ク（CLK）入力へ印加する。従つて、相続くデ
ータビツトが回線クロツクの速度でフリツプフロ
ツプ２０１，２０２，２０３及び２０４で直列に
書込まれることになる。これらの蓄えられたデー
タビツトは、リード２１６，２１７，２１８及び
２１９によつてマルチプレクサ２１１の入力I1、
I2、I3及びI4に印加される。リード１０７上の転
流メモリ読出しクロツクは、２ビツトカウンタ２
１２へのクロツクとなり、またこのカウンタはマ
ルチプレクサ２１１を駆動している。マルチプレ
クサ２１１は、データビツトを元の直列流に多重
化し、Ｙ出力へ出力する。この多重化された出力
は接続１０５によつてRAM装置１０４に供給さ
れる。
リード２１０に結合された書込みモニタリード
１２２と、リード２１３，２１４及びアンドゲー
ト２１５から出される読出しモニタリード１２３
とは、フリツプフロツプ２０４に対応する書込み
及び読出しクロツクパルスを制御装置１０６に印
加している。
転流形メモリを通過することによる遅延は、こ
れに対する書込みクロツクと読出しクロツクとの
位相関係によつて決定される。このようなメモリ
では、転流読出しクロツクが転流書込みクロツク
（回線クロツク）より遅れている限り、到来する
データビツトに対して連続的に可変で誤りの無い
遅延を与えることができる。上記に条件が成立し
ないと、蓄積が“スリツプ”されてしまい、デー
タビツトは失われてしまう。
RAM１０４は公知の方法によつて可変長シフ
トレジスタとして構成されており、シフトレジス
タの長さに基づいた遅延時間を与える。前述のよ
うに、この長さは、増分及び減分信号をアドレス
プリセツトレジスタ１１２に印加してアドレスカ
ウンタ１１０の範囲を調整することによつて変化
させることができる。
RAM１０４のようなシフトレジスタのみで
は、誤りの無い伸縮性のある蓄積装置を構成する
には不十分である。その内容は固定された受信器
クロツクの速度で読出され、また各セル位置を読
出すために時間が必要であるため、受信器クロツ
クの各々においてデータを書込むために限られた
時間しか残されていない。従つて、RAM１０４
からの固定されたデータ出力速度に対して任意の
入力データ速度を扱えるための何らかの手段が用
意されねばならない。さらに、RAM１０４の遅
延時間寅は離散的な時間単位でしか変できず、カ
ウンタサイクル当り１回のみが普通である。変化
できる時間はRAM１０４の最長遅延となりう
る。しかし、短時間の遅延変化を吸収するため
に、連続的に可変の転流形メモリが必要である。
送信器から、伸張性メモリの出力に至る全体の遅
延が一定に保たれている時に転流形メモリ１０２
がデータを失うのを防止するようにRAM１０４
における遅延を修正するという方策が取られる。
この一定の遅延により送信器と受信器の同期が維
持される。説明のために、上の方策が第２図の４
ビツトのメモリに適用された場合について述べ
る。
リード１０１上の到来データの速度が増加する
と、転流形メモリ１０２の内容の数が増加し始め
る。この内容が満杯状態の半分よりも１ビツトだ
け増加すると、制御装置１０６が応動してメモリ
１０２から余分の１ビツトを読み出して、RAM
１０４の新しいアドレスにこれを書込む。この新
しいアドレスは増分リード１１５によつて調整可
能アドレスカウンタサイクルを同時に増分するこ
とによつて得られる。このようにして、到来する
データの速度の増加は、メモリ１０２からRAM
１０４に伝搬され、これによつてメモリ１０２は
半分満杯状態に向つて戻る。
メモリ１０２の充満状態は、アドレスカウンタ
１１０が固定されたアドレス限界に到着する直前
にモニタされる。アドレスカウンタが増分してい
る時、メモリ１０２の内容の増加を示す信号は、
アドレスカウンタ１１０がその最大計数値すなわ
ち固定されたアドレス限界に達する前に、制御装
置１０６で作られる。この信号は、書込みモニタ
リード１２２及び読出しモニタリード１２３を介
してメモリ１０２の読出し及び書込みクロツクの
位相比較を行わさせる。この比較により、装置１
０６は最大計数値の後にアクセスされる次の
RAMアドレスに到達したかを決定する。前の計
数サイクルで用いられた最小アドレス（LA）は
アドレスプリセツトレジスタ１１２に蓄えられて
いる。この数は、RAMの遅延を増加又は減少す
べきかに応じて、減少させられるかあるいは増加
させられる。
第３図は、メモリ１０２が空の方に向つている
時、すなわちRAM１０４の遅延を少くすべき時
の動作を示している。最大アドレスMAXの読出
し／書込みサイクル３０１，３０２の後で、アド
レスカウンタ１１０は、アドレスカウンタ置数信
号３０３によつて、アドレスプリセツトレジスタ
１１２に蓄えられている最小アドレスLAにプロ
グラムされる。位置LAにおけるデータビツトは
読出しパルス３０４によつて読み出される。こゝ
で、次のビツトをLAに書き込む代りに、転流メ
モリ読出しクロツクが禁止され、該ビツトは次の
アドレスLA＋１になるまで畜えられる。この転
流メモリ読出しクロツクの禁止は波形部分３０５
によつて示されている。禁止動作の後、アドレス
プリセツトレジスタ１１２はINCパルス３０６に
よつて１だけ増分され、データを蓄える最小アド
レスとしてLA＋１がセツトされる。この動作に
よつてRAMの遅延の長さが１ビツトだけ短縮さ
れ、転流メモリの読出し及び書込みクロツクの間
隔が１ビツトだけ引き離される。こゝで、アドレ
スLAに対するRAMの書き込みサイクル３０７
は禁止されないことに注意されたい。アドレス
LAに書込まれたビツトは、これがアドレスカウ
ンタ範囲の外側にあるために、読出されることは
無い。パルス３０８はフリツプフロツプ１２０か
らのRAM出力をストローブする出力ラツチクロ
ツクパルスを示している。
第４図は、メモリ１０２の内容が増加の方向に
向い、RAM１０４の遅延を増加する必要のある
時の動作を示している。パルス４０１で示すよう
にRAM出力は一定の速度で読出されているた
め、RAM遅延を増加するためには読出しを行わ
ずに書込みを行う間隔を挿入する必要がある。ア
ドレスプリセツトレジスタ１１２に変えられてい
る最小アドレス（LA）は、DECパルス４０２に
よつて１だけ減少する。この減少した最小アドレ
スは、アドレスカウンタ置数信号４０３によつて
アドレスカウンタ１１０に置数される。この結
果、カウンタ１１０は、前のカウンタサイクルよ
りも１つ少い最小アドレスLA−１を指すことに
なる。最小アドレスMAXは1/2ビツト周期にお
ける波形部分４０４，４０５によつて処理され
る。残りの1/2ビツト周期において、別のビツト
が余分の転流メモリ読出しクロツクパルス４０６
によつてメモリ１０２から読み出され、またアド
レスカウンタ１１０はアドレスLA−１にセツト
される。このメモリ１０２からの余分なビツト
は、波形部分４０７においてRAMアドレスLA
−１に書込まれる。この結果、RAM遅延は増加
し、転流メモリ読出し及び書込みクロツクは１ビ
ツト長だけ相互に引き寄せられる。アドレスLA
−１を読み出す波形部分４０８は“ドントケア読
出し”と記されていることに注意されたい。この
位置のビツトは、パルス４０１によつて出される
ことはなく、従つて出力リード１２７には現れな
い。
第３図及び第４図の制御信号は第５図に示した
回路を用いて作られる。この回路の特徴は、転流
機形メモリ１０２の充満状態を計測することにあ
る。この機能はNANDゲート５０１Ｊフリツ
プフロツプ５０２、Ｄ形フリツプフロツプ５０３
及び２ビツトカウンタ５０４によつて行われる。
この充満計測回路はナンドゲート５０１によつ
て駆動される。ナンドゲート５０１は、その複数
の入力がアドレスバス１１１に接続され、アドレ
スがMAX−10になつた時に論理“０”を発生す
る。当業者には公知のように、アドレスバス１１
１からの入力を選択的に反転してナンドゲート５
０１に印加することにより、該ゲートはMAX−
10アドレスを検出することができる。簡略化のた
めに、これらの反転、及びナンドゲート５０８，
５１１及び５１２における同様の反転の方法につ
いては省略する。上記のアドレスは、アドレスカ
ウンタ１１０がリセツトされる前の10受信器クロ
ツクパルスの間において、充満計測を行うための
時間長を与える。ナンドゲート５０１の“０”出
力はカウンタ５０４をクリアし、フリツプフロツ
プ５０２をトリガする。トリガされると、出力
における“１”出力がフリツプフロツプ５０３の
Ｄ入力に印加される。この“１”は、転流メモリ
読出しクロツクパルスがリード１２３に現れた時
に、フリツプフロツプ５０３を介してカウンタ５
０４の付勢（ENB）リードに印加される。リー
ド１２３上の読出しクロツクパルスは、“０”を
リード５０５上に発生せしめてフリツプフロツプ
５０２をリセツトする。カウンタ５０４は、付勢
されると、局部受信器クロツクφのクロツクのた
めに、リード１２２に書込み“１”パルスが現れ
るまでの間φを計数する。書込み“１”パルスは
インバータ５０６によつて反転されて、フリツプ
フロツプ５０３をリセツトし、計数を停止させ
る。従つて、カウンタ５０４は、転流メモリの読
出し及び書込みクロツクの間におけるビツト間隔
数の量子化された値を保持している。計数値が２
又は３であると、カウンタ５０４の最上位ビツト
出力Q2にLDELAY“１”が現れる。逆に、計数
値が“０”又は“１”であると、Q2には“０”
出力が現れ、MDELAY信号が“１”になる。後
述するように、MDELAY及びLDELAY信号は、
制御装置１０６からのすべての信号の発生のため
に用いられる。
INHIBIT信号と記した、Ｄ形フリツプフロツ
プ５１０からの出力も、制御装置１０６の出力信
号の発生のために用いられる。このINHIBIT信
号は、ナンドゲート５０８、及びＤ形フリツプフ
ロツプ５０９及び５１０で作られる。ナンドゲー
ト５０８の複数の入力はアドレスバス１１１に接
続され、アドレスがMAX−１となつた時に
“０”出力を発生する。この“０”出力はフリツ
ププフロツプ５０９に印加され、このフリツプフ
ロツプは、φパルスが印加されると＝１出力を
発生する。フリツプフロツプ５０９の＝１信号
は、出力ラツチクロツク・2がナンドゲート
５１９から印加された時に、フリツプフロツプ５
１０のＱ出力を“１”にする。従つて、
INHIBITはMAX−１アドレスに到達した直後
に“１”になり、ナンドゲート５０８の出力にお
ける“１”がフリツプフロツプ５０９を介して印
加されてフリツプフロツプ５１０のＱ出力が
“０”になるまでの間“１”を維持する。
転流メモリ読出しクロツクパルスはナンドゲー
ト５１３，５１７，５１８，５１９、及びインバ
ータ５１５，５１６によつてリード１０７上に作
られる。このクロツクは次式で与えられる。
転流メモリ読出しクロツク＝2φ・φ・
＋2φ・MDELAY・INHIBIT(1) 第４図の転流メモリ読出しクロツクパルス４０
９は、第１項によつて作られる。RAM１０４で
より大きい遅延が必要な時には、MDELAY＝１
となる。RAM読出し／書込みクロツク、すなわ
ちINHIBIT＝１及び＝０によつて
MAXアドレスがストローブされた後、第１項は
“０”となつて、第４図のパルス４０６及び４１
０は第２項によつて作られる。逆に、RAM１０
４の遅延を小さくする時は、MDELAY＝０及び
LDELAY＝１となる。MAXアドレスがアクセ
スされた後、両方項とも“０”になり、第３図の
波形部分３０５で示したように転流メモリ読出し
クロツクは禁止される。
第３及び４図のRAM読出し／書込み波形はナ
ンドゲート５１３及び５１９の出によりナンドゲ
ート５１４で作られる。これは次式で与えられ
る。
RAM読出し／書込み＝2φ・φ＋2φ・INHIBIT・MDELAY
……(2) この第１項は、第３図及び第４図に示したよう
に１局部クロツク周期当り１つの読出し／書込み
波形を発生する。第４図の“ドントケア”読出
し／書込みサイクル４０８，４０７は、
MDELAY＝１である時に第２項によつて作られ
る。
増分信号INCは、入力信号INHIBIT及び
LDELAYを用いてナンドゲート５２２で作られ
る。インバータ５２３、ノアゲート５２４及びナ
ンドゲート５１１及び５２５が減分信号DECを
発生する。INC及びDEC信号の立上りは、アド
レスプリセツトレジスタ１１２内に蓄えられてい
る数を１だけそれぞれ増加又は減少させる。この
値は、アドレスカウンタ置数信号（LOAD
ADDR CNTR）によつてアドレスカウンタ１０
９に置数される。アドレスカウンタ置数信号のタ
イミングは、RAM１０４での遅延を増加させる
か減少させるかによつて異る。この信号は次式で
与えられる。
LOAD ADDR CNTR＝（・2・・
＋・・2・）(3)
この第１項はナンドゲート及びノアゲート５２
６で作られ、第４図のパルス４０３を発生する。
RAM１０４の遅延を減少させる時にインバータ
５２７及びノアゲート５２８が第２項を発生し、
第３図のパルス３０３となる。ノアゲート５２９
がこの第１項及び第２項の論理的な和を取り、リ
ード１１４からアドレスカウンタ１１０に印加す
る。
上記のような伸縮可能なメモリが誤りなく動作
するためには、転流形メモリの充満状態の変化に
対応できるようRAMが十分な容量を持つことが
条件である。しかし、RAMはオーバーフロー及
びアンダーフローすることがあり、その時にはフ
レーム同期を維持するために一群の信号が作られ
る。RAM１０４が一杯になつてLA＝０となる
と、“０”のSLIP−UP信号がナンドゲート５１
１の出力に作られる。このSLIP−UP信号は予め
定めた２つのアドレスの中の１つを読み出すため
にフレーム・スリツプ・アドレスレジスタ１２４
に接続されている。SLIP−UP信号はフレーム当
りのデータビツトの数より１だけ少いアドレスの
値を取り出す。この数はLAとしてアドレスプリ
セツトレジスタ１１２に入れられてメモリ出力を
１フレームだけ遅延させる。この遅延には余分の
１ビツトも含まれるが、これはRAM１０４が増
大を試みていたためである。逆に、RAM１０４
が空になつた時には、“０”のSLIP−ＤWN信
号がナンドゲート５１２の出力で作られる。この
信号は、フレーム当りのデータビツト数より
MAX−11だけ少い数を取り出す。数11の意味
は、ゲート５１２によつてデコードされた“空
き”状態は、実際にはMAX−11であり、これは
RAMメモリの大きさが、測定ウインドウよりも
小さくなつてしまうことを防いでいる。このスリ
ツプダウンアドレス、すなわちフレーム当りのビ
ツト数よりMAX−11だけ少い数は、メモリ１０
４が小さくなろうと試みた事実は考慮に入れてい
ない。これはプリセツトレジスタ置数信号がINC
信号の前に発生しているためである。INC信号は
アドレスプリセツトレジスタ１１２に最終的に蓄
えられた数を、フレーム当りのビツト数より
MAX−10だけ少い数にする。この第２のアドレ
スもアドレスプリセツトレジスタに供給される
が、これは１フレーム分のデータビツトを脱落さ
せる。フレームスリツプレジスタ１２４からのア
ドレスは、リード１２９上のプリセツトレジスタ
置数信号によつてアドレスプリセツトレジスタ１
２４に置数される。リード１２９上の信号はナン
ドゲート５０８，５１１，５１２，５３０，５３
１、インバータ５２３、ノアゲート５２４によつ
て作られる。
上記の制御回路では、RAMの遅延は、転流形
メモリ１０２の充満状態が半分より１ビツトだけ
変化した時に調整されるようになつている。当業
者には明らかなように、より大容量の転流形メモ
リを用い、転流形メモリの充満状態が整数ビツト
数だけ変化した後でRAMの遅延を調整すること
もできる。
こゝで用いられている用語“データビツト”及
び“データ”は、データ機器からのデータ出力の
他に、音声、ビデオ、フアクシミリ等の信号を符
号化したPCMを含むことはいうまでもない。
以上を要約すると、 １ 可変回線速度によつて到来するデータビツト
のための伸縮可能メモリにおいて、 多数のメモリセル２０１，２０２，２０３，
２０４を持つた第１のバツフアメモリ１０２
と、 該到来するデータビツトを該可変回線速度で
該メモリセルに変えるための第１の手段２０
５，２０６と、 多数のアドレス可能なメモリセルを含む第２
のバツフアメモリ１０４とが含まれ、さらに、 該第１のバツフアメモリから該データビツト
を読み出して、該ビツトを所定の速度で該第２
のバツフアメモリに書き込むための第２の手段
５１３，５１４，５１５，５１６，５１７，５
１８，５１９が含まれ、該第１のバツフアから
の読出しサイクルはその書込みサイクルよりも
遅れて予め定めた位相関係を保つており、 該データを該第２のバツフアメモリから読出
すための第３の手段１２０が含まれ、 該データビツトを蓄えることのできる該第２
のバツフア内のアドレス可能なセルの数を変え
るための制御手段１１０，１１２が含まれ、 該第１のバツフアの読出し及び書込みの間の
該予め定められた位相関係を調べ、該位相関係
が予め選定された量だけ変化した時に制御信号
を発生するための第１のバツフアモニタ手段５
０１，５０２，５０３，５０４，５０６が含ま
れ、該制御信号は該変化の相対的方向に応じて
該所定の速度を増加又は減少させ、該制御信号
はさらに該予め定めた位相関係が実質的に維持
されるように該アドレス可能なセルの該数を増
加又は減少させるよう該制御装置に指令する。
２ 上記第１項のメモリにおいて、該第２のバツ
フアメモリはランダムアクセスメモリ装置で構
成できる。
３ 上記第２項のメモリにおいて、該第１のバツ
フアメモリを読出し及び書込みサイクルの間の
該予め定めた位相関係により、該第１のバツフ
アメモリは容量の半分だけ満される。
４ 上記第３項はメモリにおいて、該予め選定さ
れた量は該第１のバツフアメモリが容量の半分
よりも整数値に等しいビツト数だけ多くなつた
充満状態に対応する。
５ 上記第４項のメモリにおいて該整数値は１で
ある。
【図面の簡単な説明】
第１図は本発明の望ましい実施例のブロツク図
を示し、第２図は転流形メモリの実施例内の回路
を示し、第３図は第１図の順応性メモリの遅延を
減少させるための信号のタイミング図を示し、第
４図は第１図の順応性メモリの遅延を増加させる
ための信号のタイミング図を示し、第５図は第１
図の制御装置１０６の回路図を示す。 〔主要部分の符号の説明〕、第１のバツフアメ
モリ……第１図の転流形メモリ１０２、第１の手
段……第２図のカウンタ２０５及びデマルチプレ
クサ２０６、第２のバツフアメモリ……第１図の
RAM１０４、第２の手段……第５図の素子５１
３−５１４、第３の手段……第１図のフリツプフ
ロツプ１２０、制御手段……第１図のアドレスカ
ウンタ１１０及びアドレスプリセツトレジスタ１
１２、第１のバツフアモニタ手段……第５図の素
子５０１−５０４，５０６。

Claims (1)

  1. 【特許請求の範囲】 １ 可変回線速度で到着するデータビツトを蓄え
    るための順応性メモリにおいて、 多数のメモリセル（例えば２０１，２０２，２
    ０３，２０４）を持つ第１のバツフアメモリ（例
    えば１０２）と、 該到着するデータビツトを該可変回線速度で該
    メモリセルに書込むための第１の手段（例えば２
    ０５，２０６）と、 多数のアドレス可能なメモリセルを持つた第２
    のバツフアメモリ（例えば１０４）と、 該データビツトを記憶するために使用される、
    該第２のバツフアメモリ内のアドレス可能なメモ
    リセルの数を変えるようにアドレスされる該第２
    のバツフアメモリ（例えば１０４）内におけるア
    ドレス可能なメモリセルの数を変えるための制御
    手段（例えば１１０，１１２）と、 該第１のバツフアメモリ（例えば１０２）から
    該データビツトを読み出して該ビツトを所定の速
    度で該第２のバツフアメモリ（例えば１０４）に
    書込みまた該第１のバツフアメモリからの読出し
    サイクルがその書込みサイクルよりも遅れて生じ
    かつ予め定めた位相関係を持つようにするための
    第２の手段（例えば５１３，５１４，５１５，５
    １６，５１７，５１８，５１９）と、 該データを予め定めた速度で該第２のバツフア
    メモリ（例えば１０４）から読出すための第３の
    手段（例えば１２０）と、 該第１のバツフアメモリ（例えば１０２）の読
    出し及び書込みサイクルの間の該予め定めた位相
    関係を調べて、該位相関係が予め選択した量だけ
    推移した時に制御信号を発生し、該制御信号によ
    つて該推移の相対的方向に応じて該所定の速度を
    増加又は減少させるとともに、該アドレス可能な
    メモリセルの数をそれぞれ増加又は減少させて該
    予め定めた位相関係を実質的に維持させるよう該
    制御手段に指令するための第１のバツフアモニタ
    手段（例えば５０１，５０２，５０３，５０４，
    ５０６）とを有することを特徴とする可変回線速
    度で到着するデータビツト用の順応性メモリ。 ２ 特許請求の範囲第１項の順応性メモリにおい
    て、該第２のバツフアメモリ（例えば１０４）が
    ランダムアクセスメモリであることを特徴とする
    順応性メモリ。 ３ 特許請求の範囲第１項の順応性メモリにおい
    て、該第１のバツフアメモリの読出し及び書込み
    サイクルの間の該予め定めた位相関係により、該
    第１バツフアメモリの容量の半分が充満されるこ
    とを特徴とする順応性メモリ。 ４ 特許請求の範囲第１項の順応性メモリにおい
    て、該予め選択した量は、該第１のバツフアメモ
    リの充満状態が該第１のバツフアメモリ（例えば
    １０２）のメモリセル（例えば２０１−２０４）
    の数の半分よりも所定数のビツトだけ多い状態に
    あることに対応していることを特徴とする順応性
    メモリ。 ５ 特許請求の範囲第１項の順応性メモリにおい
    て、該予め選択した量は、該第１のバツフアメモ
    リの充満状態が該第１のバツフアメモリ（例えば
    １０２）のメモリセル（例えば２０１−２０４）
    の数の半分よりも所定数のビツトだけ少ない状態
    にあることに対応していることを特徴する順応性
    メモリ。 ６ 特許請求の範囲第４項又は第５項の順応性メ
    モリにおいて、該所定数のビツトの数が１である
    ことを特徴とする順応性メモリ。
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