JPH021229B2 - - Google Patents
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- JPH021229B2 JPH021229B2 JP60076743A JP7674385A JPH021229B2 JP H021229 B2 JPH021229 B2 JP H021229B2 JP 60076743 A JP60076743 A JP 60076743A JP 7674385 A JP7674385 A JP 7674385A JP H021229 B2 JPH021229 B2 JP H021229B2
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- shutter
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高融点の酸化物薄膜等の形成を行う
スパツタリング装置に関するものである。
スパツタリング装置に関するものである。
スパツタリング法は、高密度集積回路などの半
導体装置作製において、SiやGaAsなどの半導体
基板上に絶縁物薄膜や金属薄膜を形成する上で重
要な役割を果している。特にSiO2がTa2O5などの
酸化物絶縁体薄膜やSi3N4などの窒化物絶縁体薄
膜は、半導体装置作製上、その重要性が高まつて
いるが、融点が1000℃以上と非常に高いために、
抵抗加熱方式や電子ビーム加熱方式を用いた真空
蒸着法で薄膜を形成することは困難である。これ
に対しスパツタリング法は、低真空中で放電をお
こすことにより雰囲気のガスをイオン化し、付着
させる薄膜の構成材料の焼結体であるターゲツト
に、上記イオン化したガス分子を電界で加速して
衝突させて、ターゲツトから構成原子をはじきと
ばし半導体素子を形成する基板上に堆積させるた
め、基板の温度を低く保つた状態で、高融点の酸
化物薄膜や窒化物薄膜を形成することが可能であ
る。
導体装置作製において、SiやGaAsなどの半導体
基板上に絶縁物薄膜や金属薄膜を形成する上で重
要な役割を果している。特にSiO2がTa2O5などの
酸化物絶縁体薄膜やSi3N4などの窒化物絶縁体薄
膜は、半導体装置作製上、その重要性が高まつて
いるが、融点が1000℃以上と非常に高いために、
抵抗加熱方式や電子ビーム加熱方式を用いた真空
蒸着法で薄膜を形成することは困難である。これ
に対しスパツタリング法は、低真空中で放電をお
こすことにより雰囲気のガスをイオン化し、付着
させる薄膜の構成材料の焼結体であるターゲツト
に、上記イオン化したガス分子を電界で加速して
衝突させて、ターゲツトから構成原子をはじきと
ばし半導体素子を形成する基板上に堆積させるた
め、基板の温度を低く保つた状態で、高融点の酸
化物薄膜や窒化物薄膜を形成することが可能であ
る。
従来から用いられているスパツタリング装置の
構成を第８図に示し、薄膜形成の手順の一例を示
せばつぎの通りである。真空槽１を10-6Torr以
下の真空に排気したのち、アルゴンなどの不活性
ガスを10-2Torrから10-3Torrの真空度に達する
まで満たす。SiO2、Ta2O5やSi3N4などの絶縁体
薄膜を形成する場合、上記SiO2、Ta2O5やSi3N4
の焼結体をターゲツト３として用い、形成する薄
膜の酸素欠陥や窒素欠陥を補償するため、雰囲気
ガス中に酸素や窒素を０〜50％の比率で混合す
る。その後、ターゲツト電極２と基板電極６との
間に電圧を印加し放電を発生させる。第８図にお
けるシヤツタ４はターゲツト３と基板電極６に設
置した基板５との中間に位置し、上記ターゲツト
３からはじき飛ばされた原子が基板５に到達する
量を制御する。
構成を第８図に示し、薄膜形成の手順の一例を示
せばつぎの通りである。真空槽１を10-6Torr以
下の真空に排気したのち、アルゴンなどの不活性
ガスを10-2Torrから10-3Torrの真空度に達する
まで満たす。SiO2、Ta2O5やSi3N4などの絶縁体
薄膜を形成する場合、上記SiO2、Ta2O5やSi3N4
の焼結体をターゲツト３として用い、形成する薄
膜の酸素欠陥や窒素欠陥を補償するため、雰囲気
ガス中に酸素や窒素を０〜50％の比率で混合す
る。その後、ターゲツト電極２と基板電極６との
間に電圧を印加し放電を発生させる。第８図にお
けるシヤツタ４はターゲツト３と基板電極６に設
置した基板５との中間に位置し、上記ターゲツト
３からはじき飛ばされた原子が基板５に到達する
量を制御する。
上記手順によつて薄膜を形成する場合は、まず
シヤツタ４を閉じた状態で放電を開始する。この
過程はプリスパツタリングと呼ばれるもので、タ
ーゲツト３の表面に吸着した水分などの不純物を
除去し、ターゲツト３の表面を清浄化するための
ものである。すなわち一定時間上記プリスパツタ
リングを行つたのち、シヤツタ４を開き、基板５
上への薄膜形成を行う。
シヤツタ４を閉じた状態で放電を開始する。この
過程はプリスパツタリングと呼ばれるもので、タ
ーゲツト３の表面に吸着した水分などの不純物を
除去し、ターゲツト３の表面を清浄化するための
ものである。すなわち一定時間上記プリスパツタ
リングを行つたのち、シヤツタ４を開き、基板５
上への薄膜形成を行う。
従来用いられていたシヤツタ４は単にターゲツ
ト３から基板５への粒子の流れを遮る機能だけが
要求されていたため、ターゲツト３とほぼ同じ大
きさの金属製平面板を用い、真空槽１の外から前
後に移動させることによつて、シヤツタ４の開閉
を行つていた。上記のようなシヤツタ４には基板
５の下面だけが覆われているため、ターゲツト３
から基板５への粒子の飛来を遮ることは可能だ
が、プリスパツタリングの過程で上記基板５が雰
囲気ガス中に露出されるのを防ぐことができな
い。したがつて、上記シヤツタ４を閉じた状態で
も、酸化物薄膜形成時は酸素プラズマを含む雰囲
気に、また窒化物薄膜形成時は窒素プラズマを含
む雰囲気に、基板５の表面がさらされてイオン化
した高エネルギーの酸素や窒素が基板５の表面に
到達するため、上記基板５の表面の酸化や窒化が
進行する。このようにして形成された基板５の表
面の酸化膜や窒化膜は多数の欠陥を含んでいる。
第９図は酸素分圧５×10-6Torrの条件下におい
て、従来のシヤツタ機構を有するスパツタリング
装置を用いプリスパツタリングを行つた場合にお
ける、Si基板上の表面酸化膜の膜厚とプリスパツ
タリング時間との関係を示したものである。酸化
膜厚の初期値は、上記基板をスパツタリング装置
に装填する時点でSi基板表面に存在する自然酸化
膜の膜厚である。同図より、僅か30分のプリスパ
ツタリングで28Åにもおよぶ表面酸化膜が成長し
ていることが判る。このように従のシヤツタ機構
では、プリスパツタリング過程での表面酸化膜や
表面窒化膜の成長を防止できないことは明確であ
る。
ト３から基板５への粒子の流れを遮る機能だけが
要求されていたため、ターゲツト３とほぼ同じ大
きさの金属製平面板を用い、真空槽１の外から前
後に移動させることによつて、シヤツタ４の開閉
を行つていた。上記のようなシヤツタ４には基板
５の下面だけが覆われているため、ターゲツト３
から基板５への粒子の飛来を遮ることは可能だ
が、プリスパツタリングの過程で上記基板５が雰
囲気ガス中に露出されるのを防ぐことができな
い。したがつて、上記シヤツタ４を閉じた状態で
も、酸化物薄膜形成時は酸素プラズマを含む雰囲
気に、また窒化物薄膜形成時は窒素プラズマを含
む雰囲気に、基板５の表面がさらされてイオン化
した高エネルギーの酸素や窒素が基板５の表面に
到達するため、上記基板５の表面の酸化や窒化が
進行する。このようにして形成された基板５の表
面の酸化膜や窒化膜は多数の欠陥を含んでいる。
第９図は酸素分圧５×10-6Torrの条件下におい
て、従来のシヤツタ機構を有するスパツタリング
装置を用いプリスパツタリングを行つた場合にお
ける、Si基板上の表面酸化膜の膜厚とプリスパツ
タリング時間との関係を示したものである。酸化
膜厚の初期値は、上記基板をスパツタリング装置
に装填する時点でSi基板表面に存在する自然酸化
膜の膜厚である。同図より、僅か30分のプリスパ
ツタリングで28Åにもおよぶ表面酸化膜が成長し
ていることが判る。このように従のシヤツタ機構
では、プリスパツタリング過程での表面酸化膜や
表面窒化膜の成長を防止できないことは明確であ
る。
第１０図は従来のシヤツタ機構を有するスパツ
タリング装置を用いて、Si基板上に30分間のプリ
スパツタリングを行つたのち、形成したTa2O5薄
膜を絶縁体薄膜とするMIS型キヤパシタの断面構
造図を示したもので、集積回路に用いられるキヤ
パシタの多くは、第１０図に示したように、半導
体基板７上に絶縁体薄膜８を形成し、さらに金属
電極９および１０を順次形成した構造である。上
記MIS型キヤパシタの電流電圧特性を示した図が
第１１図である。５×105V／cmの電界印加時に
おける漏れ電流は1.7×10-2A／cm2であり、集積回
路等の半導体装置で要求される10-8〜10-9A／cm2
以下という要求基準に比較して極めて高い。また
上記値はTa2O5本来の漏れ電流値と比較しても極
めて高い。このように表面酸化膜上に形成した絶
縁体薄膜の特性が非常に低下し、また、プリスパ
ツタリング過程での表面窒化膜も同様に悪影響を
及ぼすため、その成長を抑制することが必要であ
る。
タリング装置を用いて、Si基板上に30分間のプリ
スパツタリングを行つたのち、形成したTa2O5薄
膜を絶縁体薄膜とするMIS型キヤパシタの断面構
造図を示したもので、集積回路に用いられるキヤ
パシタの多くは、第１０図に示したように、半導
体基板７上に絶縁体薄膜８を形成し、さらに金属
電極９および１０を順次形成した構造である。上
記MIS型キヤパシタの電流電圧特性を示した図が
第１１図である。５×105V／cmの電界印加時に
おける漏れ電流は1.7×10-2A／cm2であり、集積回
路等の半導体装置で要求される10-8〜10-9A／cm2
以下という要求基準に比較して極めて高い。また
上記値はTa2O5本来の漏れ電流値と比較しても極
めて高い。このように表面酸化膜上に形成した絶
縁体薄膜の特性が非常に低下し、また、プリスパ
ツタリング過程での表面窒化膜も同様に悪影響を
及ぼすため、その成長を抑制することが必要であ
る。
一方、スパツタリングには、ターゲツト表面を
清浄化するために最低30分程度のプリスパツタリ
ングが必要である。したがつて従来のシヤツタ機
構を有するスパツタリング装置では、プリスパツ
タリングによつて、表面酸化膜や表面窒化膜によ
る悪影響を抑制することが不可能である。
清浄化するために最低30分程度のプリスパツタリ
ングが必要である。したがつて従来のシヤツタ機
構を有するスパツタリング装置では、プリスパツ
タリングによつて、表面酸化膜や表面窒化膜によ
る悪影響を抑制することが不可能である。
本発明は、上記の問題点を解決するために、ス
パツタリング装置におけるシヤツタ機構を改め、
上記シヤツタが閉じた際には、基板電極に設置し
た基板の表面を、該基板の側面も含めて包み込む
ように遮蔽できるシヤツタを設け、イオン化した
雰囲気粒子が基板表面に到達しないようにしたも
のである。
パツタリング装置におけるシヤツタ機構を改め、
上記シヤツタが閉じた際には、基板電極に設置し
た基板の表面を、該基板の側面も含めて包み込む
ように遮蔽できるシヤツタを設け、イオン化した
雰囲気粒子が基板表面に到達しないようにしたも
のである。
スパツタリング装置における従来のシヤツタ機
構は、シヤツタの開閉状態にかかわらず基板表面
がプラズマを含む雰囲気中に露出しているのに対
し、本発明によるスパツタリング装置のシヤツタ
機構は、ターゲツトに対向して設けられた基板電
極または該基板電極に接近して真空槽の上部など
に取付けられた側壁と、該側壁の下部開放端を蔽
うように設けたシヤツタ部とからなり、上記シヤ
ツタが閉じた状態において、プラズマを含む雰囲
気から上記基板を隔離し、プリスパツタリングの
過程で基板表面に酸化膜または窒化膜が形成され
るのを防いだものである。
構は、シヤツタの開閉状態にかかわらず基板表面
がプラズマを含む雰囲気中に露出しているのに対
し、本発明によるスパツタリング装置のシヤツタ
機構は、ターゲツトに対向して設けられた基板電
極または該基板電極に接近して真空槽の上部など
に取付けられた側壁と、該側壁の下部開放端を蔽
うように設けたシヤツタ部とからなり、上記シヤ
ツタが閉じた状態において、プラズマを含む雰囲
気から上記基板を隔離し、プリスパツタリングの
過程で基板表面に酸化膜または窒化膜が形成され
るのを防いだものである。
つぎに本発明の実施例を図面とともに説明す
る。第１図は本発明によるスパツタリング装置の
一実施例を示す構成図、第２図は上記スパツタリ
ング装置におけるシヤツタ機構を示す図で、ａは
下面図、ｂは正面図、第３図はシヤツタの開閉状
態を示す図で、ａは閉状態、ｂは開状態、第４図
はプリスパツタリングの過程におけるSi基板表面
の表面酸化膜の形成状態を、従来装置と本発明に
よる装置と比較した図、第５図はSi基板上に同一
条件で形成したTa2O5を絶縁体薄膜とするMIS型
キヤパシタの電流―電圧特性を従来装置と本発明
による装置と比較した図、第６図は作製したそれ
ぞれのMIS型キヤパシタの静電容量の周波数分散
を示す図、第７図は本発明の他の実施例を示す構
成図である。第１図において排気管を有する真空
槽１内でターゲツト電極２に設けたターゲツト３
に対向して基板電極６を設け、該基板電極６に設
置した基板５を包み込むようにして、シヤツタ機
構１１を直接上記基板電極６に取付けている。上
記シヤツタ機構１１は第２図ａおよびｂに示すよ
うに、基板電極６に取付けられ基板５の周囲を取
巻く側壁１２を有し、ターゲツト３に対向する下
方開放面は、第２図ａの下面図に示すように、開
閉自在に可動する複数のブレード１３を備えたシ
ヤツタ１１′を構成している。第３図は上記シヤ
ツタ１１′の開閉状態を示し、ａはシヤツタ１
１′が閉じた状態、ｂはシヤツタ１１′が開いた状
態を示している。上記シヤツタ１１′を構成する
各ブレード１３は、上記シヤツタ機構１１の側壁
１２に内蔵されたマグネツトモータにより可動
し、シヤツタ１１′が開いた状態では各ブレード
１３がシヤツタ機構１１の外側に開き、上記シヤ
ツタ機構１１の下面を開放する。またシヤツタ１
１′が閉じた状態では、各ブレード１３の一部が
互いに重なり合つて、第３図ａに示すようにシヤ
ツタ機構１１の下面を閉じるから、上記基板５は
シヤツタ機構１１の側壁１２および上記各ブレー
ド１３からなるシヤツタ１１′により、プラズマ
を含む雰囲気から包み込むように遮断され、プリ
スパツタリングの過程で上記基板５の表面に酸化
膜または窒化膜が形成れるのを防止する。
る。第１図は本発明によるスパツタリング装置の
一実施例を示す構成図、第２図は上記スパツタリ
ング装置におけるシヤツタ機構を示す図で、ａは
下面図、ｂは正面図、第３図はシヤツタの開閉状
態を示す図で、ａは閉状態、ｂは開状態、第４図
はプリスパツタリングの過程におけるSi基板表面
の表面酸化膜の形成状態を、従来装置と本発明に
よる装置と比較した図、第５図はSi基板上に同一
条件で形成したTa2O5を絶縁体薄膜とするMIS型
キヤパシタの電流―電圧特性を従来装置と本発明
による装置と比較した図、第６図は作製したそれ
ぞれのMIS型キヤパシタの静電容量の周波数分散
を示す図、第７図は本発明の他の実施例を示す構
成図である。第１図において排気管を有する真空
槽１内でターゲツト電極２に設けたターゲツト３
に対向して基板電極６を設け、該基板電極６に設
置した基板５を包み込むようにして、シヤツタ機
構１１を直接上記基板電極６に取付けている。上
記シヤツタ機構１１は第２図ａおよびｂに示すよ
うに、基板電極６に取付けられ基板５の周囲を取
巻く側壁１２を有し、ターゲツト３に対向する下
方開放面は、第２図ａの下面図に示すように、開
閉自在に可動する複数のブレード１３を備えたシ
ヤツタ１１′を構成している。第３図は上記シヤ
ツタ１１′の開閉状態を示し、ａはシヤツタ１
１′が閉じた状態、ｂはシヤツタ１１′が開いた状
態を示している。上記シヤツタ１１′を構成する
各ブレード１３は、上記シヤツタ機構１１の側壁
１２に内蔵されたマグネツトモータにより可動
し、シヤツタ１１′が開いた状態では各ブレード
１３がシヤツタ機構１１の外側に開き、上記シヤ
ツタ機構１１の下面を開放する。またシヤツタ１
１′が閉じた状態では、各ブレード１３の一部が
互いに重なり合つて、第３図ａに示すようにシヤ
ツタ機構１１の下面を閉じるから、上記基板５は
シヤツタ機構１１の側壁１２および上記各ブレー
ド１３からなるシヤツタ１１′により、プラズマ
を含む雰囲気から包み込むように遮断され、プリ
スパツタリングの過程で上記基板５の表面に酸化
膜または窒化膜が形成れるのを防止する。
第４図は従来のスパツタリング装置と本実施例
とにおいて、プリスパツタリング過程でSi基板表
面に形成される表面酸化膜の膜厚を、時間の経過
にしたがい比較して示した図である。従来装置に
よる場合は曲線１４に示すように30分のプリスパ
ツタリングによつて、表面酸化膜が７Åから28Å
へと成長しているのに対し、本実施例によるとき
は曲線１５に示すように30分経過後も７Åと変化
なく、基板を真空槽１の基板電極６に装填した時
点で基板５の表面に存在した自然酸化膜以上の表
面酸化膜の成長は認められなかつた。
とにおいて、プリスパツタリング過程でSi基板表
面に形成される表面酸化膜の膜厚を、時間の経過
にしたがい比較して示した図である。従来装置に
よる場合は曲線１４に示すように30分のプリスパ
ツタリングによつて、表面酸化膜が７Åから28Å
へと成長しているのに対し、本実施例によるとき
は曲線１５に示すように30分経過後も７Åと変化
なく、基板を真空槽１の基板電極６に装填した時
点で基板５の表面に存在した自然酸化膜以上の表
面酸化膜の成長は認められなかつた。
上記結果から、従来のスパツタリング装置では
不可能であつたプリスパツタリング過程における
基板表面の酸化膜成長の防止が、上記シヤツタ機
構１１を備えた本実施例によつて可能になつた。
なお上記第４図は表面酸化膜に対する効果を示す
が、表面窒化膜の成長抑制についても同様の効果
を有することはいうまでもない。
不可能であつたプリスパツタリング過程における
基板表面の酸化膜成長の防止が、上記シヤツタ機
構１１を備えた本実施例によつて可能になつた。
なお上記第４図は表面酸化膜に対する効果を示す
が、表面窒化膜の成長抑制についても同様の効果
を有することはいうまでもない。
第５図は、同一の形成条件でSi基板上に形成し
たTa2O5を絶縁層とするMIS型キヤパシタの電流
―電圧特性を、従来のスパツタリング装置と本実
施例の装置とで実施した場合について比較したも
のである。本実施例によりプリスパツタリング過
程の表面酸化膜の成長を抑制した結果、曲線１６
に示すように漏れ電流は８桁減少し、絶縁破壊耐
圧は10倍以上に増大した。上記シヤツタ機構１１
を用いた本実施例により形成した薄膜の漏れ電流
の大きさは、半導体素子への適用基準を十分満足
するものである。
たTa2O5を絶縁層とするMIS型キヤパシタの電流
―電圧特性を、従来のスパツタリング装置と本実
施例の装置とで実施した場合について比較したも
のである。本実施例によりプリスパツタリング過
程の表面酸化膜の成長を抑制した結果、曲線１６
に示すように漏れ電流は８桁減少し、絶縁破壊耐
圧は10倍以上に増大した。上記シヤツタ機構１１
を用いた本実施例により形成した薄膜の漏れ電流
の大きさは、半導体素子への適用基準を十分満足
するものである。
第６図は作製したそれぞれのMIS型キヤパシタ
の静電容量を1MHzにおけるC1MHzで規格化した
規格化容量の周波数分散を比較して示した図であ
る。従来のスパツタリング装置により形成した薄
膜では、曲線１７に示すように静電容量に顕著な
周波数分散が認められ、薄膜中に多数の欠陥が存
在していることを示している。これに対し、本実
施例を用いて形成した薄膜では、曲線１８に示す
ように静電容量に周波数分散が認められず、欠陥
が少ない高品質の絶縁体薄膜が得られている。ま
た、従来のスパツタリング装置により作製した薄
膜の誘電損失は６％であるのに対し、本実施例を
用いて作製した薄膜の誘電損失は0.1％以下と非
常に小さく、この点からも高品質の薄膜が得られ
ることがわかる。
の静電容量を1MHzにおけるC1MHzで規格化した
規格化容量の周波数分散を比較して示した図であ
る。従来のスパツタリング装置により形成した薄
膜では、曲線１７に示すように静電容量に顕著な
周波数分散が認められ、薄膜中に多数の欠陥が存
在していることを示している。これに対し、本実
施例を用いて形成した薄膜では、曲線１８に示す
ように静電容量に周波数分散が認められず、欠陥
が少ない高品質の絶縁体薄膜が得られている。ま
た、従来のスパツタリング装置により作製した薄
膜の誘電損失は６％であるのに対し、本実施例を
用いて作製した薄膜の誘電損失は0.1％以下と非
常に小さく、この点からも高品質の薄膜が得られ
ることがわかる。
上記の結果から明らかなように、上記のシヤツ
タ機構１１を用いた本発明のスパツタリング装置
により、プリスパツタリング過程におけSi基板表
面の酸化膜の成長を防止した結果、漏れ電流が低
く、絶縁耐圧が高く、誘電損失が小さい高品質の
絶縁体薄膜をSi基板上に形成すことが可能になつ
た。
タ機構１１を用いた本発明のスパツタリング装置
により、プリスパツタリング過程におけSi基板表
面の酸化膜の成長を防止した結果、漏れ電流が低
く、絶縁耐圧が高く、誘電損失が小さい高品質の
絶縁体薄膜をSi基板上に形成すことが可能になつ
た。
なお、上記第５図、第６図には、Si基板表面に
形成したTa2O5を絶縁体薄膜とするMISキヤパシ
タの特性によつて、上記シヤツタ機構を有する本
発明のスパツタリング装置の効果を説明したが、
GaAsなどの他の半導体基板表面に形成する場合
や、窒化物の絶縁体薄膜を形成する場合について
も、同様の効果が得られることはいうまでもな
い。
形成したTa2O5を絶縁体薄膜とするMISキヤパシ
タの特性によつて、上記シヤツタ機構を有する本
発明のスパツタリング装置の効果を説明したが、
GaAsなどの他の半導体基板表面に形成する場合
や、窒化物の絶縁体薄膜を形成する場合について
も、同様の効果が得られることはいうまでもな
い。
第７図は本発明によるスパツタリング装置の他
の実施例を示す部分断面した構成図である。本実
施例においては、シヤツタ機構１９の側壁２０が
真空槽１の基板電極６の近傍に、基板電極６を取
巻くように取付けられ、上記側壁２０の下部開放
面には、上記実施例と同様に複数のブレードより
なるシヤツタ２１がターゲツト３に対向して設け
られている。したがつてシヤツタ２１を閉じた状
態では、上記シヤツタ機構１９の側壁２０とシヤ
ツタ２１とにより、基板５を設置した基板電極６
全体を包み込むように遮蔽することになり、プリ
スパツタリング過程においてプラズマを発生させ
ても、シヤツタ２１を閉じた状態では基板５の表
面がプラズマを含む雰囲気中にさらされることが
なく、上記実施例と同様に基板表面に酸化膜また
は窒化膜が形成されることがない。
の実施例を示す部分断面した構成図である。本実
施例においては、シヤツタ機構１９の側壁２０が
真空槽１の基板電極６の近傍に、基板電極６を取
巻くように取付けられ、上記側壁２０の下部開放
面には、上記実施例と同様に複数のブレードより
なるシヤツタ２１がターゲツト３に対向して設け
られている。したがつてシヤツタ２１を閉じた状
態では、上記シヤツタ機構１９の側壁２０とシヤ
ツタ２１とにより、基板５を設置した基板電極６
全体を包み込むように遮蔽することになり、プリ
スパツタリング過程においてプラズマを発生させ
ても、シヤツタ２１を閉じた状態では基板５の表
面がプラズマを含む雰囲気中にさらされることが
なく、上記実施例と同様に基板表面に酸化膜また
は窒化膜が形成されることがない。
〔発明の効果〕
上記のように本発明によるスパツタリング装置
は、シヤツタ機構を有するスパツタリング装置に
おいて、上記シヤツタ機構を閉じた際に、基板電
極に設置した基板の表面を包み込むように遮蔽で
きるシヤツタ機構のシヤツタを、上記スパツタリ
ング装置のターゲツトに対向して設けたことによ
り、プリスパツタリングの過程で上記シヤツタを
閉じれば、上記基板はプラズマを含む雰囲気から
隔離されるため、SiやGaAsなどの半導体基板表
面に表面酸化膜や表面窒化膜が成長するのを防止
でき、高品質の絶縁体薄膜を上記半導体基板の表
面に形成することが可能である。
は、シヤツタ機構を有するスパツタリング装置に
おいて、上記シヤツタ機構を閉じた際に、基板電
極に設置した基板の表面を包み込むように遮蔽で
きるシヤツタ機構のシヤツタを、上記スパツタリ
ング装置のターゲツトに対向して設けたことによ
り、プリスパツタリングの過程で上記シヤツタを
閉じれば、上記基板はプラズマを含む雰囲気から
隔離されるため、SiやGaAsなどの半導体基板表
面に表面酸化膜や表面窒化膜が成長するのを防止
でき、高品質の絶縁体薄膜を上記半導体基板の表
面に形成することが可能である。
第１図は本発明によるスパツタリング装置の一
実施例を示す構成図、第２図は上記スパツタリン
グ装置におけるシヤツタ機構を示す図で、ａは下
面図、ｂは正面図、第３図はシヤツタの開閉状態
を示す図で、ａは閉状態、ｂは開状態、第４図は
プリスパツタリングの過程におけるSi基板表面の
表面酸化膜の形成状態を示す図、第５図はSi基板
上に同一条件で形成したTa2O5を絶縁体薄膜とす
るMIS型キヤパシタの電流―電圧特性を示す図、
第６図は作製したそれぞれのMIS型キヤパシタの
静電容量の周波数分散を示す図、第７図は本発明
の他の実施例を示す部分断面した構成図、第８図
は従来のスパツタリング装置の構成図、第９図は
従来装置におけるプリスパツタリング過程の表面
酸化膜形成状態を示す図、第１０図は形成した
Ta2O5薄膜を絶縁体薄膜とするMIS型キヤパシタ
の断面図、第１１図は上記MIS型キヤパシタの電
流電圧特性を示す図である。 ３…ターゲツト、５…基板、６…基板電極、１
１，１９…シヤツタ機構、１１′，２１…シヤツ
タ。
実施例を示す構成図、第２図は上記スパツタリン
グ装置におけるシヤツタ機構を示す図で、ａは下
面図、ｂは正面図、第３図はシヤツタの開閉状態
を示す図で、ａは閉状態、ｂは開状態、第４図は
プリスパツタリングの過程におけるSi基板表面の
表面酸化膜の形成状態を示す図、第５図はSi基板
上に同一条件で形成したTa2O5を絶縁体薄膜とす
るMIS型キヤパシタの電流―電圧特性を示す図、
第６図は作製したそれぞれのMIS型キヤパシタの
静電容量の周波数分散を示す図、第７図は本発明
の他の実施例を示す部分断面した構成図、第８図
は従来のスパツタリング装置の構成図、第９図は
従来装置におけるプリスパツタリング過程の表面
酸化膜形成状態を示す図、第１０図は形成した
Ta2O5薄膜を絶縁体薄膜とするMIS型キヤパシタ
の断面図、第１１図は上記MIS型キヤパシタの電
流電圧特性を示す図である。 ３…ターゲツト、５…基板、６…基板電極、１
１，１９…シヤツタ機構、１１′，２１…シヤツ
タ。
Claims (1)
- １ シヤツタ機構を有するスパツタリング装置に
おいて、上記シヤツタ機構を閉じた際に、基板電
極に設置した基板の表面を、包み込むように遮蔽
できるシヤツタ機構のシヤツタを、上記スパツタ
リング装置のターゲツトに対向して設け、かつ、
上記シヤツタ機構は、上記基板電極に直接取り付
けられるか、または上記基板電極の近傍に取り付
けられていることを特徴とするスパツタリング装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7674385A JPS61235558A (ja) | 1985-04-12 | 1985-04-12 | スパツタリング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7674385A JPS61235558A (ja) | 1985-04-12 | 1985-04-12 | スパツタリング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61235558A JPS61235558A (ja) | 1986-10-20 |
| JPH021229B2 true JPH021229B2 (ja) | 1990-01-10 |
Family
ID=13614082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7674385A Granted JPS61235558A (ja) | 1985-04-12 | 1985-04-12 | スパツタリング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61235558A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470329B2 (en) * | 2003-08-12 | 2008-12-30 | University Of Maryland | Method and system for nanoscale plasma processing of objects |
| JP2011190530A (ja) * | 2010-02-16 | 2011-09-29 | Canon Anelva Corp | シャッター装置及び真空処理装置 |
| CN121729520A (zh) * | 2023-08-31 | 2026-03-24 | 株式会社爱发科 | 遮挡装置及成膜装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665981A (en) * | 1979-11-02 | 1981-06-04 | Hitachi Ltd | Sputtering device |
-
1985
- 1985-04-12 JP JP7674385A patent/JPS61235558A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61235558A (ja) | 1986-10-20 |
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