JPH0213484B2 - - Google Patents
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- JPH0213484B2 JPH0213484B2 JP55090213A JP9021380A JPH0213484B2 JP H0213484 B2 JPH0213484 B2 JP H0213484B2 JP 55090213 A JP55090213 A JP 55090213A JP 9021380 A JP9021380 A JP 9021380A JP H0213484 B2 JPH0213484 B2 JP H0213484B2
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- JP
- Japan
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- counter
- output
- contents
- comparison
- comparator
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は周波数及びテユーテイーをプログラム
で指定できる矩形波を出力する矩形波出力回路に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a rectangular wave output circuit that outputs a rectangular wave whose frequency and utility can be specified by a program.
従来の矩形波出力回路について第１図の構成図
及び第２図のタイミングチヤートを参照して説明
する。第１のカウンタ１−１は、第１のアツプカ
ウンタ１−２、第１のレジスタ１−３、第１の比
較器１−４から構成されている。第１の比較レジ
スタ１−３にはプログラムにより計測時間を指定
する為の所定のデータが格納されている。第１の
アツプカウンタ１−２は第１のクロツク入力端子
１−５より供給される基準クロツク２−１を計数
する。第１の比較器１−４は、第１のアツプカウ
ンタ１−２が基準クロツク２−１をカウントアツ
プする毎に第１のアツプカウンタ１−２の内容と
第１の比較レジスタ１−３の内容の比較を行な
う。一致が検出されると第１の一致信号出力端子
１−６より一致信号を出力する。また第１のクリ
ア端子１−７へのクリア信号の入力により第１の
アツプカウンタ１−２はクリアされクリア信号が
解除されるのに同期して再び第１のクロツク入力
端子１−５より入力する基準クロツク２−１のカ
ウントアツプを始める。 A conventional rectangular wave output circuit will be explained with reference to the configuration diagram in FIG. 1 and the timing chart in FIG. 2. The first counter 1-1 includes a first up counter 1-2, a first register 1-3, and a first comparator 1-4. The first comparison register 1-3 stores predetermined data for specifying measurement time by a program. The first up counter 1-2 counts the reference clock 2-1 supplied from the first clock input terminal 1-5. The first comparator 1-4 compares the contents of the first up counter 1-2 and the first comparison register 1-3 every time the first up counter 1-2 counts up the reference clock 2-1. Compare the contents. When a match is detected, a match signal is output from the first match signal output terminal 1-6. In addition, the first up counter 1-2 is cleared by the input of the clear signal to the first clear terminal 1-7, and in synchronization with the release of the clear signal, the clock is input again from the first clock input terminal 1-5. The reference clock 2-1 starts counting up.
第２のカウンタ１−８は第２のアツプカウンタ
１−９、第２の比較レジスタ１−１０、第２の比
較器１−１１から構成されている。第２の比較レ
ジスタ１−１０にはプログラムにより計測時間を
指定する為の所定のデータが格納されている。第
２のアツプカウンタ１−９は第２のクロツク入力
端子１−１２より供給される基準クロツク２−１
を計数する。第２の比較器１−１１は第２のアツ
プカウンタ１−９が基準クロツク２−１をカウン
トアツプする毎に第２のアツプカウンタ１−９の
内容と第２の比較レジスタ１−１０の内容の比較
を行なう。一致が検出されると第２の一致信号出
力端子１−１３より一致信号を出力する。また、
第２のクリア端子１−１４へのクリア信号の入力
により、第２のアツプカウンタ１−９はクリアさ
れ、クリア信号の解除に同期して再び第２のクロ
ツク入力端子１−１２より入力する基準クロツク
２−１のカウントアツプを始める。RSフリツプ
フロツプ１−１５のセツト入力には第１の一致信
号出力端子１−６が、またたリセツト入力には第
２の一致信号出力端子１−１３が接続されてい
る。矩形波はＱ出力１−１６により出力される。
第１のクリア端子１−７及び第２のクリア端子１
−１４には第２の一致信号出力端子１−１３が接
続されている。 The second counter 1-8 is composed of a second up counter 1-9, a second comparison register 1-10, and a second comparator 1-11. The second comparison register 1-10 stores predetermined data for specifying measurement time by a program. The second up counter 1-9 receives the reference clock 2-1 supplied from the second clock input terminal 1-12.
Count. The second comparator 1-11 compares the contents of the second up counter 1-9 with the contents of the second comparison register 1-10 every time the second up counter 1-9 counts up the reference clock 2-1. Let's compare. When a match is detected, a match signal is output from the second match signal output terminal 1-13. Also,
By inputting the clear signal to the second clear terminal 1-14, the second up counter 1-9 is cleared, and in synchronization with the release of the clear signal, the standard is input again from the second clock input terminal 1-12. Start counting up clock 2-1. A first coincidence signal output terminal 1-6 is connected to the set input of the RS flip-flop 1-15, and a second coincidence signal output terminal 1-13 is connected to the reset input. Square waves are output by Q outputs 1-16.
First clear terminal 1-7 and second clear terminal 1
-14 is connected to the second coincidence signal output terminal 1-13.
次に動作を説明する。第１の比較レジスタ１−
３には、矩形波のロウレベルの期間を指定するデ
ータが、また第２の比較レジスタ１−１０には、
矩形波の周期を指定するデータがそれぞれプログ
ラムによりあらかじめ格納されている。第１のア
ツプカウンタ１−２及び第２のアツプカウンタ１
−９は基準クロツク２−１のカウントアツプを行
なう。第１の比較レジスタ１−３の内容と、第１
のアツプカウンタ１−２の内容が一致すると、第
１の比較器１−４より第１の一致信号２−２が出
力され、RSフリツプフロツプ１−１５をセツト
し、Ｑ出力１−１６からアクテイブレベル“１”
が出力される。 Next, the operation will be explained. First comparison register 1-
3 contains data specifying the low level period of the rectangular wave, and the second comparison register 1-10 contains data that specifies the low level period of the rectangular wave.
Data specifying the period of the rectangular wave is stored in advance by each program. First up counter 1-2 and second up counter 1
-9 counts up the reference clock 2-1. The contents of the first comparison register 1-3 and the first
When the contents of the up counters 1-2 match, the first comparator 1-4 outputs the first match signal 2-2, sets the RS flip-flop 1-15, and outputs the active level from the Q output 1-16. “1”
is output.
第２のカウンタ１−９と第２の比較レジスタ１
−１０の内部が一致すると、第２の比較器１−１
１より第２の一致信号２−３が出力される。RS
フリツプフロツプはリセツトされ、Ｑ出力１−１
６からロウレベル“０”が出力されると同時に第
１のアツプカウンタ１−２と第２のアツプカウン
タ１−９はクリアされる。第１のアツプカウンタ
１−２と第２のアツプカウンタ１−９はクリア後
再び基準クロツク２−１のカウントアツプを開始
し、Ｑ出力１−１６からは、第１の比較レジスタ
１−３によりデユーテイが、また第２の比較レジ
スタ１−１０より周期が指定された矩形波２−４
が出力される。 Second counter 1-9 and second comparison register 1
-10 matches, the second comparator 1-1
1 outputs a second coincidence signal 2-3. R.S.
The flip-flop is reset and the Q output 1-1
At the same time as the low level "0" is output from UP counter 6, the first up counter 1-2 and the second up counter 1-9 are cleared. After the first up counter 1-2 and the second up counter 1-9 are cleared, they start counting up the reference clock 2-1 again, and the Q output 1-16 is processed by the first comparison register 1-3. A rectangular wave 2-4 whose duty and period are specified by the second comparison register 1-10.
is output.
この方式によると、１つの矩形波出力に対して
２つのカウンタが必要である。矩形波の出力チヤ
ネルを多数有する矩形波出力回路では、使用部品
数を増大させるという大きな欠点があつた。 According to this method, two counters are required for one rectangular wave output. A rectangular wave output circuit having a large number of rectangular wave output channels has a major drawback of increasing the number of parts used.
本発明は上記の欠点を除去し、部品数を最小限
に留めた矩形波出力回路の提供を目的とする。 It is an object of the present invention to provide a rectangular wave output circuit that eliminates the above-mentioned drawbacks and minimizes the number of components.
本発明の矩形波出力回路は、基準クロツクを計
数するアツプカウンタと、矩形波出力のデユーテ
イおよび周期を示すデータをそれぞれ格納する第
一および第二の比較レジスタと、前記第一および
第二の比較器の出力を時分割で出力するマルチプ
レクサと、前記アツプカウンタの出力と前記マル
チプレクサの出力とを入力とし、その間の一致信
号を出力する単一の比較器と、RSフリツプフロ
ツプと、前記一致信号によつて前記RSフリツプ
フロツプの出力を反転させ前記第二の比較レジス
タとの一致信号によつて前記アツプカウンタを初
期設定する論理回路とを有し、前記RSフリツプ
フロツプの出力に所定の矩形波出力を得るように
したことを特徴とする。 The rectangular wave output circuit of the present invention includes an up counter that counts the reference clock, first and second comparison registers that respectively store data indicating the duty and period of the rectangular wave output, and the first and second comparison registers. a multiplexer that outputs the output of the up-counter in time division; a single comparator that receives the output of the up counter and the output of the multiplexer and outputs a coincidence signal between them; an RS flip-flop; and a logic circuit that inverts the output of the RS flip-flop and initializes the up counter based on a match signal with the second comparison register, so as to obtain a predetermined rectangular wave output at the output of the RS flip-flop. It is characterized by the following.
本発明の実施例を第３図の構成図及び第４図の
タイミングチヤートを参照して説明する。基準ク
ロツク発生回路３−２は、内部または外部より供
給される基本クロツク４−０から基準クロツク４
−１を発生する回路である。３−１は基準クロツ
ク４−１を計数するアツプカウンタである。第１
の比較レジスタ３−３及び第２の比較レジスタ３
−４にはプログラムにより矩形波のデユーテイ及
び周波数を指定するデータがそれぞれ格納されて
いる。比較制御回路３−１７は基本クロツク４−
０から第１の比較レジスタ３−３の内容とカウン
タ３−１の内容とを比較する第１の比較信号４−
２、及び第２の比較レジスタ３−４の内容とカウ
ンタ３−１の内容とを比較する第２の比較信号４
−３を発生する。マルチプレクサ３−１８は第１
の比較信号４−２がハイレベル“１”の期間、第
１の比較レジスタ３−３の内容を比較器３−５に
出力し、第２の比較信号４−３がハイレベル
“１”の期間第２の比較レジスタ３−４の内容を
比較器３−５に出力する。比較器３−５は第１の
比較信号４−２がハイレベル“１”の期間第１の
比較レジスタ３−３の内容とカウンタ３−１の内
容を比較し、第２の比較信号４−３がハイレベル
“１”の期間第２の比較レジスタ３−４の内容と
カウンタ３−１の内容を比較する。RSフリツプ
フロツプ３−８のセツト入力３−１３には２入力
アンドゲート３−６の出力が、またリセツト入力
３−１４には２入力アンドゲート３−７の出力そ
れぞれ接続されている。Ｑ出力３−１５は出力バ
ツフアを介して出力端子３−１６より外部に導出
されている。 An embodiment of the present invention will be described with reference to the configuration diagram in FIG. 3 and the timing chart in FIG. 4. The reference clock generation circuit 3-2 receives the reference clock 4 from a basic clock 4-0 supplied internally or externally.
This is a circuit that generates -1. 3-1 is an up counter for counting the reference clock 4-1. 1st
comparison register 3-3 and second comparison register 3
-4 stores data specifying the duty and frequency of the rectangular wave according to the program. The comparison control circuit 3-17 is the basic clock 4-
0 to a first comparison signal 4- for comparing the contents of the first comparison register 3-3 and the contents of the counter 3-1.
2, and a second comparison signal 4 for comparing the contents of the second comparison register 3-4 and the contents of the counter 3-1.
-3 is generated. Multiplexer 3-18 is the first
The content of the first comparison register 3-3 is output to the comparator 3-5 while the comparison signal 4-2 is at high level "1", and the second comparison signal 4-3 is at high level "1". The contents of the period second comparison register 3-4 are output to the comparator 3-5. The comparator 3-5 compares the contents of the first comparison register 3-3 and the contents of the counter 3-1 while the first comparison signal 4-2 is at high level "1", and outputs the second comparison signal 4-2. 3 is at high level "1", the contents of the second comparison register 3-4 and the contents of the counter 3-1 are compared. The set input 3-13 of the RS flip-flop 3-8 is connected to the output of the two-input AND gate 3-6, and the reset input 3-14 is connected to the output of the two-input AND gate 3-7. The Q output 3-15 is led out from the output terminal 3-16 via an output buffer.
つぎに動作を説明する。カウンタ３−１は基準
クロツク４−１を計数し、計数値を比較器３−５
に出力している。比較器３−５は、第１の比較信
号４−２がハイレベル“１”の期間カウンタ３−
１と第１の比較レジスタとを比較し、一致が検出
された場合には第１の一致信号４−５を第１の比
較信号４−２に同期して出力端子３−１２より出
力する。同様に第２の比較信号４−３がハイレベ
ル“１”の期間カウンタ３−１と第２の比較レジ
スタとを比較し、一致が検出された場合には第２
の一致信号４−６を第２の比較信号４−３に同期
して出力端子３−１２より出力する。２入力アン
ドゲート３−６は、一方の入力端子には第１の比
較信号４−２が、また他方の入力端子には比較器
３−５の出力端子３−２が接続され、第１の比較
信号４−２がハイレベルの期間だけ比較器３−５
の出力を選択する。したがつて出力端子３−１２
より出力される一致信号の中から第１の比較信号
４−２と同期して出力される第１の一致信号４−
５だけを選択する。２入力アンドゲート３−７は
一方の入力端子には、第２の比較信号４−３が、
また他方の入力端子には、比較器３−５の出力端
子３−１２が接続され、第２の比較信号４−３が
ハイレベル“１”の期間だけ比較器３−５の出力
を選択する。したがつて出力端子３−１２より出
力される一致信号の中から第２の比較信号４−３
に同期して出力される第２の一致信号４−６だけ
を選択する。第１の一致信号４−５は、RSフリ
ツプフロツプ３−８をセツトしＱ出力３−１５か
らハイレベル“１”を出力する。また、第２の一
致信号４−６はRSフリツプフロツプ３−８をリ
セツトし、Ｑ出力３−１５をロウレベル“０”に
すると同時にカウンタ３−１をクリアする。カウ
ンタ３−１はクリア後再び基準クロツク４−１の
カウントアツプを開始し、Ｑ出力３−１５からは
第１の比較レジスタ３−３によりデユーテイが、
また第２の比較レジスタ３−４により周波数の指
定された矩形波４−７が出力され、出力端子３−
１６より外部に導出される。 Next, the operation will be explained. The counter 3-1 counts the reference clock 4-1 and sends the counted value to the comparator 3-5.
It is output to. The comparator 3-5 is connected to a counter 3-5 during which the first comparison signal 4-2 is at high level "1".
1 and the first comparison register, and if a match is detected, a first match signal 4-5 is outputted from the output terminal 3-12 in synchronization with the first comparison signal 4-2. Similarly, the period counter 3-1 during which the second comparison signal 4-3 is high level "1" is compared with the second comparison register, and if a match is detected, the second
The matching signal 4-6 is outputted from the output terminal 3-12 in synchronization with the second comparison signal 4-3. The two-input AND gate 3-6 has one input terminal connected to the first comparison signal 4-2, and the other input terminal connected to the output terminal 3-2 of the comparator 3-5. Comparator 3-5 only during the period when comparison signal 4-2 is at high level.
Select the output of Therefore, output terminal 3-12
A first coincidence signal 4- outputted in synchronization with the first comparison signal 4-2 from among the coincidence signals outputted from the
Select only 5. One input terminal of the two-input AND gate 3-7 receives the second comparison signal 4-3.
The output terminal 3-12 of the comparator 3-5 is connected to the other input terminal, and the output of the comparator 3-5 is selected only during the period when the second comparison signal 4-3 is at high level "1". . Therefore, the second comparison signal 4-3 is selected from among the matching signals output from the output terminal 3-12.
Only the second coincidence signal 4-6 output in synchronization with is selected. The first match signal 4-5 sets the RS flip-flop 3-8 and outputs a high level "1" from the Q output 3-15. Further, the second coincidence signal 4-6 resets the RS flip-flop 3-8, sets the Q output 3-15 to low level "0", and simultaneously clears the counter 3-1. After the counter 3-1 is cleared, it starts counting up the reference clock 4-1 again, and from the Q output 3-15, the duty is determined by the first comparison register 3-3.
Further, the second comparison register 3-4 outputs a rectangular wave 4-7 with a specified frequency, and the output terminal 3-4 outputs a rectangular wave 4-7 with a specified frequency.
16 to the outside.
本発明は以上説明したように、比較器を時分割
で使用することにより、１組のカウンタと比較器
に対して任意の比較レジスタを接続する事が可能
である。特に多数の出力チヤネルを有する矩形波
発生回路においては、部品数を大幅に減少させる
事ができるという大きな利点があり、矩形波出力
機能を持つ１チツプマイクロコンピユータに対し
ては実用効果が非常に大きい。 As explained above, in the present invention, by using the comparators in a time-sharing manner, it is possible to connect any comparison register to one set of counter and comparator. In particular, a square wave generator circuit with a large number of output channels has the great advantage of being able to significantly reduce the number of components, and has a great practical effect on a 1-chip microcomputer with a square wave output function. .
第１図は従来の矩形波出力回路を示すブロツク
図、第２図は第１図の動作を示すタイミング図、
第３図は本発明の実施例を示すブロツク図、第４
図は第３図の動作を示すタイミング図である。
１−１，１−８……カウンタ、１−２，１−
９，３−１……アツプカウンタ、１−３，１−１
０，３−３，３−４……比較レジスタ、１−４，
１−１１，３−５……比較器、１−１５，３−８
……RSフリツプフロツプ、１−５，１−１２…
…クロツク端子、２−１，４−１……基準クロツ
ク、１−６，１−１３……一致信号出力端子、１
−７，１−１４……クリア端子、３−１３……セ
ツト入力端子、３−１４……リセツト入力端子、
１−１６，３−１５……Ｑ出力端子、３−１６…
…外部導出端子、３−２……基準クロツク発生回
路、３−６，３−７……アンドゲート、４−２…
…第１の比較信号、４−３……第２の比較信号、
３−１２……比較器出力端子、３−１７……比較
制御回路、３−１８……マルチプレクサ、２−
２，４−５……第１の一致信号、２−３，４−６
……第２の一致信号、２−４，４−７……矩形波
出力、４−０……基本クロツク。
Fig. 1 is a block diagram showing a conventional rectangular wave output circuit, Fig. 2 is a timing diagram showing the operation of Fig. 1,
FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG.
The figure is a timing diagram showing the operation of FIG. 3. 1-1, 1-8...Counter, 1-2, 1-
9, 3-1...up counter, 1-3, 1-1
0, 3-3, 3-4... Comparison register, 1-4,
1-11, 3-5... Comparator, 1-15, 3-8
...RS flip-flop, 1-5, 1-12...
... Clock terminal, 2-1, 4-1 ... Reference clock, 1-6, 1-13 ... Match signal output terminal, 1
-7, 1-14...Clear terminal, 3-13...Set input terminal, 3-14...Reset input terminal,
1-16, 3-15...Q output terminal, 3-16...
...External lead-out terminal, 3-2...Reference clock generation circuit, 3-6, 3-7...AND gate, 4-2...
...first comparison signal, 4-3...second comparison signal,
3-12... Comparator output terminal, 3-17... Comparison control circuit, 3-18... Multiplexer, 2-
2, 4-5...first coincidence signal, 2-3, 4-6
...Second coincidence signal, 2-4, 4-7...Square wave output, 4-0...Basic clock.
Claims (1)
べきパルスのデユーテイおよび周波数を示す情報
を夫々記憶する第１および第２のレジスタと、比
較器と、前記カウンタの内容と前記第１のレジス
タの内容との比較および前記カウンタの内容と前
記第２のレジスタの内容との比較を前記比較器が
交互に行なうように制御する制御回路と、前記比
較器の出力に応答してパルスを作成する回路とを
有し、作成されたパルスの立上りエツジおよび立
下りエツジの一方は前記カウンタの内容と前記第
１のレジスタの内容とが一致したことを示す第１
の比較出力に同期し、前記作成されたパルスの立
上りエツジおよび立下りエツジの他方は前記カウ
ンタの内容と前記第２のレジスタの内容とが一致
したことを示す第２の比較出力に同期しており、
前記カウンタは前記第２の比較出力に同期してリ
セツトされ前記第１の比較出力によつてはリセツ
トされないことを特徴とする矩形波出力回路。1. A counter that counts a reference clock, first and second registers that respectively store information indicating the duty and frequency of a pulse to be generated, a comparator, and the contents of the counter and the first register. and a control circuit that controls the comparator to alternately compare the contents of the counter and the contents of the second register, and a circuit that generates a pulse in response to the output of the comparator. and one of the rising and falling edges of the generated pulse is a first pulse indicating that the contents of the counter and the contents of the first register match.
The other of the rising edge and falling edge of the generated pulse is synchronized with a second comparison output indicating that the contents of the counter and the contents of the second register match. Ori,
A rectangular wave output circuit characterized in that said counter is reset in synchronization with said second comparison output and is not reset by said first comparison output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021380A JPS5715536A (en) | 1980-07-02 | 1980-07-02 | Rectangular wave output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021380A JPS5715536A (en) | 1980-07-02 | 1980-07-02 | Rectangular wave output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5715536A JPS5715536A (en) | 1982-01-26 |
| JPH0213484B2 true JPH0213484B2 (en) | 1990-04-04 |
Family
ID=13992196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9021380A Granted JPS5715536A (en) | 1980-07-02 | 1980-07-02 | Rectangular wave output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5715536A (en) |
Families Citing this family (3)
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|---|---|---|---|---|
| JPH04240919A (en) * | 1991-01-25 | 1992-08-28 | Fujitsu Denso Ltd | Frequency dividing circuit |
| DE19835640A1 (en) | 1998-08-06 | 2000-02-10 | Siemens Ag | Rational frequency divider |
| JP7103894B2 (en) * | 2018-08-30 | 2022-07-20 | ラピスセミコンダクタ株式会社 | Phase-locked loop |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112651A (en) * | 1977-03-12 | 1978-10-02 | Nec Corp | Variable frequency demultiplier |
-
1980
- 1980-07-02 JP JP9021380A patent/JPS5715536A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5715536A (en) | 1982-01-26 |
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