JPH0213487B2 - - Google Patents

Description

ツク抵抗１０ とを具備することを特徴とする電界効果トランジ
スタのバイアス回路。

２ 前記ゲートに対する電圧を制限するために前
記電流制限抵抗及び前記ゲートバイアスデカツプ
リング回路の接続点Ｃに電圧制限手段Ｖ６，１
１，１２，１３を接続した特許請求の範囲第１項
記載のバイアス回路。

３ 前記電圧制限手段がフエイルセーフ基準電圧
源Ｖ６，１２，１３と、該フエイルセーフ基準電
圧源と前記電流制限抵抗及び前記ゲートバイアス
デカツプリング回路の接続点Ｃとの間に接続され
たダイオード１１とからなる特許請求の範囲第２
項記載のバイアス回路。

４ 前記ゲートバイアス基準電圧源Ｖ３，７，８
が温度補償される特許請求の範囲第１記載のバイ
アス回路。

５ 前記演算増幅器６の出力電圧を制限するため
に、前記演算増幅器の出力Ｅと接地間にツエナー
ダイオード１４を接続した特許請求の範囲第１項
記載のバイアス回路。

６ 前記電界効果トランジスタがＮチヤネルデイ
プレツシヨン形FETであり、前記ゲートバイア
ス基準電圧源が負であり、前記演算増幅器が正及
び負の入力を有し、前記演算増幅器の前記一方の
入力が正の入力である特許請求の範囲第１項記載
のバイアス回路。

【発明の詳細な説明】

本発明は小さいおよび大きい両信号の動作に対
して最適の態様に電界効果トランジスタ（FET）
をバイアスするための装置（回路）に関する。こ
の装置は任意のFETに対して使用できるけれど、
マイクロ波パワー増幅器として使用されるひ化ガ
リウムFETに対して特に有用である。

従来技術としては次のものがある。まず、米国
特許第4011518号には相互変調ひずみを最小にす
るために温度補償バイアスを有するマイクロ波ひ
化ガリウム（GaAs）FET増幅器が開示されてい
る。このバイアスは温度によつてのみ変化する。
従つて、この従来例には本発明のように入力信号
強度の変化を補償する手段は設けられていない。

米国特許第4077013号には電力の消費を最小に
するために切換式バイアス供給源を具備するオー
デイオパワー増幅器が開示されている。この米国
特許では入力信号の存在時にダーリントン接続の
バイアス電流源を付勢している。従つて、この回
路のバイアスおよびインピーダンスは本発明のよ
うに小さい信号および大きい信号の動作に適応す
るように変更されていない。

米国特許第4123722号には整合増幅器を使用し
て演算増幅器の電圧オフセツトおよび漏洩電流を
補償する演算増幅器デカツプリング回路が開示さ
れている。これはバイアス源を意図したものでは
なく、また本発明のように小さい信号および大き
い信号の動作に適応するようになされたものでも
ない。

米国特許第4152666号にはサーキユレータを使
用して入力信号を分離し、固定バイアスをゲート
に供給するFET増幅器が開示されている。この
バイアスは能動的なものではなく、また本発明の
ように大きい信号および小さい信号の動作に対し
て調節するものでもない。

FETの最適バイアスは小信号および大信号の
動作で全く相違している。小信号に対しては、安
定な温度補償された、かつ低インピーダンスのバ
イアス源を有することが望まれる。安定性および
温度補償は一定利得を確保するために必要であ
る。低インピーダンスはバイアス電圧に関する
FETの漏洩電流の影響を最小にするために望ま
しい。

大信号に対しては高インピーダンスバイアス回
路を有することが望ましい。この高インピーダン
スはゲート電流を制限し、入力信号を自動的に中
心におくバイアスを提供する。FETのゲートに
使用される金属の電気移動がひ化ガリウムFET
の重要な故障機構であるのでゲート電流を制限す
ることが望ましい。この移動はゲート電流に比例
する。

バイアスを与える現在の方法は性能を若干落し
て妥協するか、あるいは増幅器の使用を大きい信
号の動作にまたは小さい信号の動作に制限すると
である。

本発明においては、演算増幅器が電圧追従器
（電圧ホロワ）として使用され、FETのゲートに
バイアス電圧を供給する。これは小信号動作に対
して最適な安定な低インピーダンスバイアスを提
供する。入力信号が入力整流点に対して増大する
と、ゲート電流が流れ始める。演算増幅器はこれ
ら電流を補償し、飽和するまでこれら電流がバイ
アスに影響を与えることを阻止する。増幅器の飽
和時に、バイアス回路は大信号動作に対して最適
の固定の高インピーダンス源となる。

本発明のこれらおよび他の詳細な、特定の目的
および特徴は添付図面を参照しての以下の記載に
おいて開示されている。

以下本発明の好ましい実施例について添付図面
を参照して詳細に説明する。

第１図はFET増幅器およびそのバイアス回路
の回路接続図である。第１図ではＮチヤネルデイ
プレツシヨン形FETが使用されているが、本発
明は他の形式のFETとともに使用することもで
きる。基本増幅器はＮチヤネルデイプレツシヨン
形マイクロ波パワーひ化ガリウムFET１よりな
る。電圧源Ｖ５が出力バイアス回路２に接続され
ており、出力バイアス回路２はFETのドレイン
に接続されている。ドレインと出力結合コンデン
サ１７の一端との間に接続された出力整合回路１
６はFET１のドレインと負荷との間のインピー
ダンス整合を行なう。コンデンサ１７の他端は出
力端子Ｇに接続されている。FET１のソースは
接地に接続されている。点Ａにおいて供給される
入力信号は阻止コンデンサ３および入力インピー
ダンス整合回路４を通つて点Ｂに達する。点Ｂは
FETのゲートに接続されている。DC（直流）を
通すが無線周波数（RF）を阻止するゲートバイ
アスデカツプリング回路５が点Ｂから適応バイア
ス回路の点Ｃに接続されている。

この適応バイアス回路は演算増幅器６ならびに
抵抗７，８，９、および１０よりなる。抵抗７は
電圧源Ｖ３と点Ｆとの間に接続されている。抵抗
８は接地と点Ｆとの間に接続されている。抵抗７
および８は電圧Ｖ３を分圧し、増幅器６の正の入
力に接続されている点Ｆにゲートバイアス基準電
圧を発生する。増幅器６の出力、すなわち点Ｅは
抵抗９を介して点Ｃに接続されている。抵抗９は
ゲートと演算増幅器との間の電流を制限する。抵
抗９の抵抗値はゲート電流を所望の値に制限する
ように選択される。抵抗１０は点Ｃと増幅器６の
負入力との間に接続されたフイードバツク抵抗で
ある。演算増幅器６は点Ｆの電圧に追従し、その
電圧に見合つた低インピーダンスを点Ｃに提供す
る。

ダイオード１１ならびに抵抗１２および１３は
フエイルセーフのゲートバイアス電圧制限器を形
成する。抵抗１２は電圧源Ｖ６と点Ｄとの間に接
続されている。抵抗１３は接地と点Ｄとの間に接
続されている。抵抗１２および１３は演算増幅器
６の電流を減少させるのに十分な低い抵抗値を有
する。これら抵抗は電圧Ｖ６を分圧し、点Ｄにフ
エイルセーフバイアス基準電圧を生じさせる。点
Ｃの電圧が点Ｄの電圧より正になると、ダイオー
ド１１は順方向にバイアスされて導通する。これ
は点Ｃの電圧を、点Ｄの電圧にダイオードの両端
間の電圧降下を加えた和に制限する。これは、
FET１のゲートバイアス電圧を制限し、従つて
ドレイン電流を制限するのでFETを保護する。

小信号動作に対する最適バイアス回路は利得に
関する温度および漏洩電流の影響を最小にする。
点Ｆの基準バイアス電圧を適正に温度補償するこ
とによつて点Ｂのゲートバイアスもまた、温度補
償される。温度補償基準電圧の発生は周知であ
る。一例は抵抗７および８のいずれか一方または
両方として温度感知抵抗性素子を使用することで
ある。

小信号動作に対するバイアスの他の要件はソー
スからのゲートを通る漏洩電流の影響を最小にす
ることである。この電流はバイアス回路のインピ
ーダンスとともにバイアス電圧を乱し、そして
FETの利得を変更する。第１図の回路において
は、ダイオード１１が逆バイアスされかつフイー
ドバツク抵抗１０が演算増幅器の高インピーダン
ス入力に接続されているので、漏洩電流は抵抗９
を流れる。この抵抗９を流れる電流は点Ｃの電圧
をより高い正の電圧にさせる。この電圧は抵抗１
０を介して演算増幅器にフイードバツクされる。
増幅器６の入力におけるこの不安定さは点Ｅの電
圧をより負にさせ、そして漏洩電流誘起の電圧オ
フセツトを補償させる。その結果、点Ｃの電圧は
点Ｆの電圧と同じになる。このバイアス電圧は漏
洩電流と無関係に保持される。かくして、このバ
イアス回路は非常に低インピーダンスの電圧源と
なる。

大信号動作に対する最適バイアス回路はゲート
電流を制限し、かつ信号を中心におくことができ
るようにするために高インピーダンスを有さねば
ならない。駆動信号レベルが増大すると、入力信
号の整流が生じる点に達し、ゲート電流が流れ
る。信号が非常に高い正電圧であると、順方向導
通が生じ、ゲートを電流が流れることを可能にす
る。これは第２Ａ図に示すようにバイアスされる
正弦波入力信号の正のピークのクリツピングを生
じさせる。信号が非常な負電圧ある場合には、降
伏現象が生じ、電流がゲートを流れることを可能
にする。これは第２Ｂ図に示すようにバイアスさ
れる正弦波入力信号の負のピークのクリツピング
を生じさせる。

大信号動作に対して高インピーダンスのバイア
スが望ましいことは第３図において理解できる。
この第３図はFETのゲート回路の簡単なモデル
である。コンデンサ３は入力コンデンサであり、
抵抗１５はバイアス回路のインピーダンスを表わ
し、Ｖ４はバイアス電圧であり、ダイオード１６
はFET１のゲートを表わす。

信号が非常な正電圧である場合には、ゲートは
順方向に導通し、電流がＶ４からインピーダンス
１５を介してゲートを流れる。このインピーダン
ス１５を通る電流は点Ｈの電圧をさらに負にし、
従つて入力信号のバイアスレベルを低下させ、正
のクリツピングを減少させる。

信号が非常な負電圧である場合には、ゲートは
降伏現象を受け、電流がゲートからインピーダン
ス１５を通つてＶ４に流れる。このインピーダン
ス１５を流れる電流は点Ｈの電圧をさらに正に
し、従つて入力信号のバイアスレベルを上昇さ
せ、負のクリツピングを減少させる。

信号が非常な正電圧であろうとも、非常な負電
圧であろうとも、ゲート電流がインピーダンス１
５を流れ、クリツピングを減少させるようにオフ
セツト電圧を発生する。インピーダンスが大きく
なればなるほど、オフセツト電圧は大きくなる。
従つて、大信号動作においては高インピーダンス
を有するバイアス回路を有することが、この自動
中心位置保持の電流制限バイアスレベルを提供す
るので、望ましい。この高インピーダンスは小信
号動作に必要な低インピーダンスと対照的であ
る。

大きなインピーダンス１５はゲート電流を最小
にするためにも望ましい。これは特にパワー
FETには重要である。何故ならば、ゲート電流
がゲート金属化物を移動させるからである。これ
はデバイスの寿命および有効性を減じる。

大きなRF信号がFET１に順方向導通あるいは
逆の降伏現象を生じさせる場合には、ゲート電流
が流れる。演算増幅器６の出力電圧はゲート電圧
を一定に保持するように変化する。十分なゲート
電流が流れるある点において、増譜器６は飽和
し、そして第３図に一例を示したように、バイア
ス回路を固定の高インピーダンス源のようにす
る。これは入力信号に対して自動中心位置保持の
バイアスレベルを生じさせる。

大きな正の信号がFET１を順方向導通状態に
させる場合には、抵抗９を通つてゲートに流れる
電流がＣ点のゲートバイアス電圧をさらに負にす
る。この電圧は抵抗１０を介して増幅器６の入力
にフイードバツクされる。増幅器６の入力におけ
るこの不安定さはＥ点における増幅器出力をさら
に正にさせ、順方向導通電流によつて生じる電圧
オフセツトを補償する。これはゲートを点Ｆと同
じ電圧に保持する。入力信号が増大し続ける場合
には、順方向導通電流がついには増幅器６を飽和
させる。従つて、バイアス回路は増幅器６の正の
飽和電圧に等しい一定電圧に接続された抵抗９の
ようになる。このバイアス回路は第３図に示す例
示の場合と同様に動作し、自動中心位置保持バイ
アスレベルを提供して正のクリツピングを減少さ
せる。

大きな負の信号がFET１に降伏現象を生じさ
せる場合には、ゲートからの電流が抵抗９を流
れ、Ｃ点のゲートバイアス電圧をさらに正にす
る。この電圧は抵抗１０を介して増幅器６の入力
にフイードバツクされる。増譜器６の入力におけ
る不安定さはＥ点の増幅器出力をさらに負にし、
降伏電流によつて生じる電圧オフセツトを補償す
る。これはゲートを点Ｆと同じ電圧に保持する。
入力信号が増大し続けると、降伏電流がついには
増幅器６を飽和させる。従つて、このバイアス回
路は増幅器６の負の飽和電圧に等しい一定電圧に
接続された抵抗９のようになる。このバイアス回
路は第３図に示す例示の場合のように動作し、自
動中心保持バイアスレベルを提供して負のクリツ
ピングを減少させる。

順方向導通および逆の降伏現象の両方の場合に
おいて、ゲート電流は抵抗９によつて制限され
る。クリツピングされる大信号の動作中、平均電
流は｜｜VMAX｜−｜（VFC＋VRB）／２｜
｜／Ｒである。ここでVMAXは増幅器６の飽和
電圧であり、VFCはFET１の順方向導通電圧で
あり、VRBはFET１の降伏電圧であり、Ｒは抵
抗９の抵抗値である。ゲート電流を最小にするた
めには、Ｒはできるだけ大きくなければならな
い。しかしながら、Ｒは（ILEAK）×（Ｒ）が｜
｜VMAX｜−｜VBIAS｜｜に接近するほど大き
くてはいけない。ここで、ILEAKはFETの最大
漏洩電流であり、VBIASは点Ｆにおけるバイア
ス電圧である。Ｒがこのように大きいと、演算増
幅器６は小信号の動作中漏洩電流を補償すること
ができない。

若干の状態においては、高インピーダンスバイ
アスモードが生じる前に増幅器６が飽和するのを
待つことは望ましくない。第４図はこれを防止す
るために増幅器６の出力と接地間にツエナーダイ
オードを追加した場合を示す。ツエナーダイオー
ド１４は増幅器６の出力電圧の負側を制限する。
フエイルセーフ回路（ダイオード１１ならびに抵
抗１２および１３）は点Ｃの電圧の正側を制限す
る。これは補償され得るゲート電流の範囲の限界
を確定する。増幅器６がダイオード１４によつて
課される限界に達すると、バイアス回路は固定高
インピーダンス電圧源のように動作する。

代表的な回路においては、FET１は富士通パ
ワーFETタイプFLC−30か、それに類似のもの
である。電圧源Ｖ５およびＶ３は代表的には
9VDCおよび−7VDCである。電圧源Ｖ６は通常
はＶ３と同じ電圧である。阻止コンデンサ３およ
び１７は代表的には約100pFである。マイクロ波
応用装置では、インピーダンス整合回路４および
１６は代表的にはストリツプ伝送線路整合回路で
ある。デカツプリング回路５は代表的には点Ｂと
Ｃ間に接続された250ナノヘンリーのインダクタ
と点Ｃから接地に接続された1500pFのコンデン
サよりなるＬ形フイルタである。出力バイアス回
路（デカツプリング回路）２は高周波エネルギを
阻止し、DC損失量を最小にする。回路２は代表
的にはFET１のドレインをＶ５間に接続された
250ナノヘンリーのインダクタと、Ｖ５と接地間
に接続された1500pFのコンデンサとよりなるＬ
形フイルタよりなる。増幅器６はナシヨナル・セ
ミコンダクタ（NS）LM108かまたはそれに類似
のものである。抵抗７および８がそれらの代表的
な値である1.85KΩおよび20KΩをそれぞれ有す
る場合には、ゲートバイアス基準電圧は−3.64V
である。抵抗１２および１３がそれらの代表的な
値である2000Ωおよび1000Ωをそれぞれ有する場
合には、−1.6Vのフエイルセーフバイアスが提供
される。この特定のケースにおいては、抵抗９お
よび１０は390Ωおよび18KΩでよい。

素子１１，１２および１３より構成されたフエ
イルセーフ回路はFETを単に保護するだけのも
ので回路の動作には必要でないということを注意
すべきである。適当に頑丈なFETが使用される
場合には、これら素子は除去してもよい。最大の
正電圧は演算増幅器６の飽和によつて決定され
る。

上記記載はＮチヤネルデイプレツシヨン形
FETに向けられたものであるが、この新規な入
力最適化バイアス回路はＮチヤネルエンハンスメ
ント形、Ｐチヤネルデイプレツシヨン形、および
Ｐチヤネルエンハンスメント形のFETとともに
も同様に使用できる。必要な変更はこの分野の技
術者には明らかであろう。

上記記載は好ましい実施例の動作を例示するた
めであつて、本発明の範囲を限定するものではな
い。本発明の範囲は特許請求の範囲によつてのみ
制限されるものである。上記記載から本発明の精
神および範囲内に入る多くの変形、変更やこの分
野の技術者には明らかであろう。

【図面の簡単な説明】

第１図は本発明の好ましい実施例の回路図、第
２Ａ図は電界効果トランジスタの順方向導通によ
る大信号のクリツピングを示す波形図、第２Ｂ図
は電界効果トランジスタの降伏現象による大信号
のクリツピングを示す波形図、第３図はFETゲ
ートとバイアス回路の大信号の電気的等価回路
図、第４図は増幅器の飽和ではなくてツエナー降
伏現象を使用して高インピーダンスバイアス動作
を生じさせる回路を示す図である。 １：デイプレツシヨン形電界効果トランジス
タ、２：出力バイアス回路、４：入力インピーダ
ンス整合回路、５：ゲートバイアスデカツプリン
グ回路、６：演算増幅器、１６：出力整合回路。

Claims (1)

1. 【特許請求の範囲】 １ ゲート、ドレイン及びソースを有し、該ドレ
   イン及びソースのうちの一方が接地されている電
   界効果トランジスタ１と、 第１の電圧源Ｖ５と前記電界効果トランジスタ
   のドレイン及びソースのうちの他方との間に接続
   された出力バイアス回路２と、 入力端子Ａと前記電界効果トランジスタのゲー
   トとの間に接続された入力インピーダンス整合回
   路４と、 出力端子Ｇと前記電界効果トランジスタのドレ
   イン及びソースのうちの前記他方との間に接続さ
   れた出力インピーダンス整合回路１６と、 ゲートバイアス基準電圧源Ｖ３，７，８と、 該ゲートバイアス基準電圧源に一方の入力が接
   続された演算増幅器６と、 一端が該演算増幅器の出力Ｅに接続され、他端
   がゲートバイアスデカツプリング回路５を介して
   前記電界効果トランジスタのゲートに接続された
   電流制限抵抗９と、 該電流制限抵抗の抵抗値よりも大きな抵抗値を
   有し、かつ前記演算増幅器の他方の入力と前記電
   流制限抵抗及び前記ゲートバイアスデカツプリン
   グ回路の接続点Ｃとの間に接続されたフイードバ