JPH0213862B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、バイポーラ・トランジスタの論理回
路に関するものであり、特に、電源電圧が１ベー
ス・エミツタ電圧降下分だけ下げられたトランジ
スタ・トランジスタ・ロジツク（TTL）の論理
回路に関する。さらに本発明は、異なる量のベー
ス電流が、出力トランジスタのベースに印加され
るよりもむしろ回路の位相トランジスタに印加さ
れるTTL論理ゲートに関する。また本発明では
入力トランジスタのコレクタ端子と出力トランジ
スタのベース端子との間を流れる電流よりも少な
い量まで、入力トランジスタのコレクタ端子とイ
ンバータ・トランジスタのベース端子との間を流
れるベース電流の量を制御する手段が、インバー
タ・トランジスタに接続されている。 〔先行技術〕 集積回路の分野では、より大きな電力消費を犠
牲にしてしばしばスイツチング速度が達成される
し、又はより速いスイツチング速度を犠牲にして
より小さな電力消費が達成される。言い換えると
それは、一方の領域の利点は、他方の領域の何を
放棄することにより達成されるような相殺と言え
る。最も可能な方法を得るために含まれる全ての
パラメータにねらいを定めることは非常に困難で
あるが、他のトランジスタ回路のものと同様に、
TTL回路は、機能に関して次第に発達してきた
し、そしてこれらの回路の詳細もより良く理解さ
れるようになつてきた。 最終段階が達成されたと信じられているとは言
え、このような回路の動作に対する新しい考察は
動作速度、電力消費又は回路密度のようなある要
因の向上を結果として生じる新しい進歩を提供す
る。 TTL形式の典型的な回路は、米国特許第
3629609号及び第3571616号のような先行技術に見
出され得る。後者の米国特許は、出力キヤパシタ
ンスの充電するパスの抵抗を下げるために、プ
ル・アツプ（pull−up）・トランジスタが用いら
れる回路を開示している。しかしながら抵抗のこ
の減少は、ある程度の増加される電圧レベルを犠
牲にして達成される。 米国特許第3934157号は、出力トランジスタ及
びインバータ・トランジスタの並列駆動に対して
入力トランジスタでまかなうことにより、上記の
増加される電圧レベルの問題を克服している。イ
ンバータ・トランジスタは、結果としてスイツチ
ング速度の向上を生じる能動プル・アツプ・トラ
ンジスタを駆動する。出力及びインバータのトラ
ンジスタのベースの接続は、より高い入力信号及
びより高い電力電圧レベルの必要を除去した。 以上述べたことより、dc電力の消費を下げる
のに寄与し、且つ電力・遅延の積を向上させるよ
うな進歩が非常に望ましいことは、特に集積回路
の分野では明らかである。たとえチツプ当りの回
路数を増加させることが現在の傾向であり、それ
で装置の大きさ及び容量がひき続いて減少されて
いても、同じ割合で配線負荷を減少させることは
ほとんど行なわれなかつた。従つて、同時にdc
電力消失を最小にしながら、大きな過渡電流を供
給することができるような、ここで述べられる型
の論理ゲートを有することが徐々に望ましくなつ
てきている。しかるに、先行技術では、電力消失
の減少及び高速度のスイツチングのこのような向
上の必要性は、制限された程度においてのみ達成
されるものと認識されてきた。 〔本発明の目的及び要旨〕 それ故に、本発明の主目的は、非常に低いdc
電力消失及び向上された電力・遅延積を有する論
理ゲートを提供することである。 本発明の他の目的は、ダイナミツク・モードで
インバータ・トランジスタに接続された電流ミラ
ー回路を動作させることにより、インバータ・ト
ランジスタの飽和状態が避けられる様な論理ゲー
トを提供することである。 さらに本発明の他の目的は、出力トランジスタ
の電流引き込み能力を制限することなく、インバ
ータ・トランジスタ中の電流の流れを制限するこ
とである。 また本発明の他の目的は、インバータ・トラン
ジスタのベースへよりもより大きなベース電流を
出力トランジスタへ印加することにより出力トラ
ンジスタの電流引き込み能力が向上された論理ゲ
ートを提供することである。 本発明は、準コンプリメンタリー
（quasicomplementary）の特性を有し、しかも
最小の電力dc電力消失及び高速度で大きな容量
性負荷を駆動するように適用されたトランジス
タ・トランジスタ・ロジツク（TTL）論理ゲー
トに関する。通常のTTL論理ゲートと同様に、
本発明の論理ゲートは、多数エミツタの入力トラ
ンジスタを有する。このトランジスタは、エミツ
タ入力のうちの１つを入力トランジスタのベース
に短絡するような制御された飽和状態の下で動作
される。入力トランジスタの出力は、その反転さ
れた出力がプル・アツプ・トランジスタに接続さ
れているインバータ・トランジスタのベースに接
続される。一方、同相即ち非反転出力は、出力ト
ランジスタのベースに直接接続される。 インバータ・トランジスタの飽和を防ぐために
電流ミラー回路形式の電流引き込み回路は、イン
バータ・トランジスタのエミツタに接続される。
電流ミラー回路の部分を形成する電流引き込みト
ランジスタのコレクタ・エミツタ電圧は、２つの
値を有する。即ち、一方はインバータ・トランジ
スタ中を流れる電流の量を制御するものであり、
他方はほとんどゼロである。出力トランジスタは
好ましくは電荷の蓄積を減少するために反飽和状
態（anti−saturation）クランプを有すると良
い。 入力トランジスタが付勢されるときに、インバ
ータ及び出力のトランジスタは、導電状態にさ
れ、そして出力トランジスタのベースへの電流
は、入力トランジスタのベースに直列な抵抗体の
値により決められる。出力トランジスタが引き込
み得る最大電流は、出力トランジスタの電流利得
が掛けられたdcベース電流である。プル・アツ
プ・トランジスタは、インバータ・トランジスタ
のスイツチ動作により、同時に非導電にされる。 入力の１つが除去されるときは、低インピーダ
ンス入力がインバータ及び出力のトランジスタの
ベースに直接結合されるので、これら両トランジ
スタは非常に早くターン・オフされる。プル・ア
ツプ・トランジスタは、インバータ・トランジス
タがターン・オフされるやいなや、ターン・オン
される。もはや導電しているプル・アツプ・トラ
ンジスタにより供給され得る出力電流は、抵抗体
を通して回路の電流から供給されるそのdcベー
ス電流に電流利得を掛けたものである。 代わりの構成として、シヨツトキ・クランプが
インバータ及び出力のトランジスタのベース及び
コレクタの間に接続される。インバータ及び出力
のトランジスタのベース間にさらに接続された抵
抗体は、後者を前者よりもより大きな電流の引き
込みをさせる。スピード・アツプ・キヤパシタが
抵抗体に並列に加えられ得る。 〔本発明の実施例〕 本発明の目的、特徴及び利点は、以下のより特
定した好実施例の記述から、より明らかになるで
あろう。 第１図を参照するに、大電流を引き込む出力ト
ランジスタの能力を同時に制限することなく、イ
ンバータ・トランジスタの飽和を防ぐために電流
ミラー回路を使用したTTLゲート１の概略的な
ダイヤフラムが示されている。第１図では、論理
ゲート１は、NPNバイポーラ・トランジスタで
ある複数のトランジスタＴ１乃至Ｔ６を含む。こ
れらのトランジスタは全て、半導体製造分野の当
業者にとつては周知の技術を用いて製造される。
集積回路では、周知の方法で所与の論理機能を提
供するために、このような装置の多くが所望の方
法で相互接続される。製造プロセスは本発明の部
分を成すものではなく、製造技術は半導体集積回
路の分野の当業者の認識するところである。 第１図では、論理ゲート１は、そのコレクタ４
が出力トランジスタＴ３のベース６及びインバー
タ・トランジスタＴ２のベース５と並列に接続さ
れたトランジスタＴ１のベース３へエミツタ入力
２のうちの１つを短絡することにより、制御され
た飽和状態の下で動作される多数エミツタ入力ト
ランジスタＴ１を含む。トランジスタＴ２のコレ
クタ７は、プル・アツプ・トランジスタＴ４のベ
ース８に接続される。電源VBは、トランジスタ
Ｔ４のコレクタ９に直接接続され、または抵抗体
Ｒ３を通してトランジスタＴ４のベース８及びト
ランジスタＴ２のコレクタ７、並びに抵抗体Ｒ１
を通してトランジスタＴ１のベース３に各々接続
される。トランジスタＴ４のエミツタ１０は、ト
ランジスタＴ３のコレクタ１１に接続され、両方
とも出力端子１２に接続されている。トランジス
タＴ３のエミツタ１３は接地されている。接地す
ることが通常先行技術では行なわれてきたのであ
るが、インバータ・トランジスタＴ２のエミツタ
１４はNPNトランジスタＴ５，Ｔ６から成る電
流ミラー回路１５に接続される。従つて、トラン
ジスタＴ２のエミツタ１４は、トランジスタＴ５
のコレクタ１６に接続される。多分トランジスタ
Ｔ５と同じ構成であるトランジスタＴ６は、抵抗
体Ｒ４を通して電源VBに接続されたコレクタ１
７を有している。トランジスタＴ５，Ｔ６の各々
のベース１８，１９は、一緒に接続され、そして
トランジスタＴ５，Ｔ６の各々のエミツタ２０，
２１はともに接地されている。第１図では、トラ
ンジスタＴ６のコレクタ１７は、相互接続線２２
によりそのベース１９に短絡されている。 第１図では、出力端子１２と大地との間に接続
された出力キヤパシタＣが示されている。出力ト
ランジスタＴ３は、そのベース６及びコレクタ１
１の間に接続された反飽和クランピング・ダイオ
ード２３を有している。最後に、抵抗体Ｒ１と並
列に接続されて示されている任意の抵抗体Ｒ２は
多分、出力トランジスタＴ３のベースに印加され
る電流量を増加するために使用される。 以上述べた回路は、トランジスタＴ２が飽和か
ら外れたままであるようにインバータ・トランジ
スタＴ２中の電流を同時に制御することにより、
またそれを高速度でスイツチすることになる出力
トランジスタのベース６に非常に多くの電流を提
供することにより、電力消費の減少並びに出力ト
ランジスタＴ３の高速度スイツチ動作を達成す
る。 通常、ほぼ同一のトランジスタ特性を有するこ
とが望ましい。これは先行技術でも達成されてい
たが、インバータ及び出力のトランジスタへのベ
ース電流が同じで、その結果、出力トランジスタ
の比較的遅いスイツチング速度を生じていた。 第１図の出力トランジスタＴ３へのより大きな
ベース電流がその装置での非常に大きな電流を可
能にすることを認識することにより、出力トラン
ジスタＴ３がスイツチするときに、トランジスタ
Ｔ３を通しての出力キヤパシタＣの非常に速い放
電が達成される。論理ゲート１の動作の以下に述
べる説明から、このように大きなベース電流がど
のように出力トランジスタＴ３に印加されるかが
明らかになるであろう。 入力トランジスタＴ１への入力の各々が付勢さ
れるときは、トランジスタＴ２，Ｔ３のベースへ
電流が流れる。出力トランジスタのベース６への
電流は、入力トランジスタＴ１のベース３に直列
な抵抗体Ｒ１の値によつて決定される。より大き
なベース電流が必要とされるなら、抵抗体Ｒ１に
並列な抵抗体Ｒ２が、出力トランジスタＴ３のベ
ース６へさらに電流を提供し得る。インバータ・
トランジスタＴ２のベース５は出力トランジスタ
Ｔ３のベース６に並列に接続されているので、利
用できるベース電流は通常トランジスタＴ２，Ｔ
３に分配される。インバータ・トランジスタＴ２
のベース５及び出力トランジスタＴ３のベース６
におけるベース電流の存在は、これら装置の両方
をスイツチさせることになる。トランジスタＴ
２，Ｔ３のスイツチ動作の前に、プル・アツプ・
トランジスタＴ４は、導電状態にあり、そして出
力キヤパシタＣは、導電しているトランジスタＴ
４を通して電源VBまで充電させる。装置Ｔ２，
Ｔ３が、それらのベースに電流が現われることに
より導電状態にされるときには、トランジスタＴ
４は非導電状態にされ、そして出力キヤパシタン
スＣはもはや導電している出力トランジスタＴ３
を通つて放電する。出力トランジスタＴ３が引き
込むことができる最大電流は、そのDCベース電
流に出力トランジスタＴ３の電流利得を掛けたも
のである。しかしながら、トランジスタＴ２，Ｔ
３の特性が実質的に同一である限り、それらは利
用できるベース電流を共有することになり、そし
てもしより大きなベース電流がそれに利用できな
いなら、トランジスタＴ３のスイツチ動作は、そ
れが可能なものに比べて比較的遅くなる。第１図
では大きな飽和状態からインバータ・トランジス
タＴ２を外したままにすることによつて、出力ト
ランジスタＴ３のベース６では、インバータ・ト
ランジスタＴ２のベース５におけるよりもより大
きな電流が利用できるようにされる。トランジス
タＴ２が大きな飽和状態から外れたときには、そ
れをスイツチするのには利用できるベース電流の
うちほんの少量が必要とされるだけで、残りは出
力トランジスタＴ３をスイツチするのに利用でき
るようにされている。後者は、もはや、ベース電
流を駆動するようなより大きな値の結果としてよ
り大きな電流を運ぶ能力を有する。トランジスタ
Ｔ２は、抵抗体Ｒ３の値を調整することにより大
きな飽和状態から外されたままにされるので、そ
れでトランジスタＴ２は、大きな飽和状態に入り
込むことなくできる限り飽和状態に近づくように
される。トランジスタＴ２の大きな飽和状態が防
がれるように許される限り大きな値に抵抗体Ｒ３
をすることにより、抵抗体Ｒ３中の電流の流れは
実質的に減少され、そしてまた回路の全電力消費
も減少される。 トランジスタＴ２が、出力トランジスタＴ３に
対してより多くのベース電流を利用可能とする飽
和状態から外れたままである限り、トランジスタ
Ｔ２はある電流を運ぶことができ、そしてトラン
ジスタＴ２のベース・エミツタ電圧降下の関数で
あるあるベース電流を必要とする。外部のいかな
る制限もなしに、出力トランジスタＴ３に対する
ベース電流を駆動するときには利用されないよう
な、かなり大きなベース電流を必要とするトラン
ジスタＴ２を通して、かなり大きな電流が流れ得
る。トランジスタＴ２を通る電流の流れは、公知
のように動作する電流ミラー回路の使用により制
御される。従つて、トランジスタＴ２が導電して
いるとき、トランジスタＴ５中を流れる電流を制
御する抵抗体Ｒ４中を流れる電流の量により、ト
ランジスタＴ２中を流れる電流の量は制御され
る。トランジスタＴ２が非導電状態のときは、電
流ミラー回路の特性は、トランジスタＴ５中の電
流がそのベース・コレクタ電圧のわずかな変化で
ほとんどゼロまで降下するようなものである。ト
ランジスタＴ５が非導電状態になつたときには、
抵抗体Ｒ４中を流れる電流は、トランジスタＴ
５，Ｔ６のベース・エミツタ・ダイオードを通つ
て大地まで通過する。 ちようど述べたような条件の下では、トランジ
スタＴ２のベース電流の必要条件はきびしく制限
され、そして同時に、大きな飽和状態からその装
置を外したままにしている間に、トランジスタＴ
２中を流れる電流を制限しないような先行技術の
回路の場合よりも、より大きな量の利用可能なベ
ース電流が出力トランジスタＴ３のベース６に印
加される。トランジスタＴ２のベース５及びコレ
クタ７の間に簡単なシヨツトキ・クランプが用い
られるときには、必ず出力トランジスタＴ３の電
流引き込み能力をきびしく制限することになる。
この点、反飽和状態クランプ動作のダイオード２
３は、実際にその装置のベース電流を減少させる
ことになる状態、即ち飽和状態にトランジスタＴ
３が至るのを防ぐ。 さて第２図を参照するに、トランジスタＴ２，
Ｔ３及びＴ４を含む第１図のその部分の概略的な
ダイヤグラムが示されている。もし第２図に示さ
れているとするなら入力トランジスタＴ１は、第
１図に示されたのと同様に、トランジスタＴ２の
ベース５に接続されることになる。さらに、もし
示されているとするなら、抵抗体Ｒ１は、第１図
に示されたのと同様に、トランジスタＴ１のベー
ス３及び電源VBに接続されることになる。抵抗
体Ｒ２も同様に、第１図に示されているように第
２図では接続されることによる。第２図では、電
流ミラー回路は省略され、そしてトランジスタＴ
２のエミツタ１４は直接大地に接続されている。
第２図では、反飽和状態クランプ動作ダイオード
２４が、トランジスタＴ２のベース５及びコレク
タ７の間に接続されて示されている。さらに抵抗
体Rbが、トランジスタＴ２のベース５に直列に
接続されて示されている。また、入力トランジス
タＴ１のコレクタ４及び出力トランジスタＴ３の
ベース６へ接続された直接接続２５が示されてい
る。最後に、スピード・アツプ・キヤパシタCb
が、抵抗体Rbに並列に接続されて示されている。
上記した変更を除けば、第２図の回路は第１図の
回路と同一である。 第２図の回路動作は、第１図に関して先に述べ
たのに類似する。第２図の回路では、反飽和状態
クランプ動作ダイオード２４は、トランジスタＴ
２が通常のように大きな飽和状態に至るのを防
ぐ。これ以外は、トランジスタＴ２へのベース電
流が入力トランジスタＴ１から供給されるときに
は、トランジスタＴ２のベース５に印加されるベ
ース電流の量は、出力トランジスタＴ３のベース
に対して利用できるベース電流のより大きな比例
した割り当てを提供する抵抗体Rbにより、直接
制限される。出力トランジスタＴ３のベース６に
おける駆動ベース電流は、抵抗体Rbが存在しな
い場合に予期されるよりもより大きい限り、出力
トランジスタＴ３はより大きな電流を引き込むこ
とができ、そして出力キヤパシタンスＣは、高速
度でそれを通して放電する。トランジスタＴ２中
の電流の流れがそのベース電流の関数である限
り、トランジスタＴ２中の電流は制限される。ま
た、トランジスタＴ２は飽和状態から外れたまま
にされているので、第１図の回路により達成され
たのと同様の結果が、第２図の回路により達成さ
れる。 以下の表は、第１図及び第２図で示された種
種の回路成分に対する典型的な値を示す。 【表】

【図面の簡単な説明】

第１図は、大電流を引き込む出力トランジスタ
の能力を同時に制限することなく、インバータ・
トランジスタの飽和状態を防ぐために、電流ミラ
ー回路を使用したTTL・ゲートの概略的なダイ
ヤグラムである。第２図は、多数エミツタ入力ト
ランジスタのコレクタ電流出力がインバータ及び
出力のトランジスタのベースに並列に印加され、
インバータ・トランジスタのベースに直列に接続
された抵抗体が出力トランジスタのベースに印加
されるベース電流とは反対に、インバータ・トラ
ンジスタに印加されるベース電流の値を減少させ
る、TTL論理ゲートの概略的なダイヤグラムで
ある。 Ｔ１……入力トランジスタ、Ｔ２……インバー
タ・トランジスタ、Ｔ３……出力トランジスタ、
Ｔ４……プル・アツプ・トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 入力トランジスタ回路と、 接地されたエミツタ端子と出力ノードに接続さ
   れたコレクタ端子と上記入力トランジスタ回路の
   出力に接続されたベース端子とを有する出力トラ
   ンジスタと、 エミツタ端子と上記入力トランジスタ回路の上
   記出力に接続されたベース端子とコレクタ端子と
   を有するインバータ・トランジスタと、 上記出力ノードに接続されたエミツタ端子と上
   記インバータ・トランジスタの上記コレクタ端子
   に接続されたベース端子とコレクタ端子とを有す
   るプル・アツプ・トランジスタと、 上記入力トランジスタ回路の上記出力と上記イ
   ンバータ・トランジスタの上記ベース端子との間
   を流れるベース電流量を、上記入力トランジスタ
   の上記出力と上記出力トランジスタの上記ベース
   端子との間を流れる電流量よりも少ない量に制御
   するために上記インバータ・トランジスタの上記
   エミツタ端子に接続された電流ミラー回路と、 を含む論理ゲート回路。