JPH0217871B2 - - Google Patents
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- JPH0217871B2 JPH0217871B2 JP56195561A JP19556181A JPH0217871B2 JP H0217871 B2 JPH0217871 B2 JP H0217871B2 JP 56195561 A JP56195561 A JP 56195561A JP 19556181 A JP19556181 A JP 19556181A JP H0217871 B2 JPH0217871 B2 JP H0217871B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はリフレツシユ・アドレス発生器を有す
るダイナミツク半導体記憶装置に関し、特に電源
投入時にリフレツシユ・アドレス・カウンタの出
力を一定値に初期設定することにより、リフレツ
シユ・アドレス発生器の試験を容易にしたダイナ
ミツク半導体記憶装置に関する。
るダイナミツク半導体記憶装置に関し、特に電源
投入時にリフレツシユ・アドレス・カウンタの出
力を一定値に初期設定することにより、リフレツ
シユ・アドレス発生器の試験を容易にしたダイナ
ミツク半導体記憶装置に関する。
(2) 技術の背景
一般に、ダイナミツク半導体記憶装置（以下、
メモリと称する）のメモリ・セルはキヤパシタを
備えており、このキヤパシタに電荷を蓄積するこ
とによつてメモリの役割を果たすが、キヤパシタ
に蓄積された電荷は自然放電で減少するため、こ
れを補うためにいわゆるリフレツシユが必要とな
る。リフレツシユ方式として、メモリICチツプ
の外部からリフレツシユ・アドレスを与えるので
はなくメモリチツプ内に内蔵したリフレツシユア
ドレス発生回路に外部からパルスを与えることに
よりリフレツシユアドレス発生器内のリフレツシ
ユ・コントロール・クロツク・発生器（ジエネレ
ータ）より所定のクロツク信号を発生させ、この
クロツク信号をリフレツシユ・アドレス・カウン
タに入力しメモリチツプ内部でリフレツシユアド
レスを発生し、それを取り込んでリフレツシユす
る方式がある。
メモリと称する）のメモリ・セルはキヤパシタを
備えており、このキヤパシタに電荷を蓄積するこ
とによつてメモリの役割を果たすが、キヤパシタ
に蓄積された電荷は自然放電で減少するため、こ
れを補うためにいわゆるリフレツシユが必要とな
る。リフレツシユ方式として、メモリICチツプ
の外部からリフレツシユ・アドレスを与えるので
はなくメモリチツプ内に内蔵したリフレツシユア
ドレス発生回路に外部からパルスを与えることに
よりリフレツシユアドレス発生器内のリフレツシ
ユ・コントロール・クロツク・発生器（ジエネレ
ータ）より所定のクロツク信号を発生させ、この
クロツク信号をリフレツシユ・アドレス・カウン
タに入力しメモリチツプ内部でリフレツシユアド
レスを発生し、それを取り込んでリフレツシユす
る方式がある。
かかるリフレツシユ方式を採用したダイナミツ
ク半導体記憶装置においては、外部から与えるア
ドレスにより正常な動作が行なわれることを確認
した後、前記リフレツシユ・コントロール発生
器、リフレツシユアドレスカウンタを含んで構成
されるリフレツシユアドレス発生器によりメモリ
チツプ内部で発生されるリフレツシユアドレスに
より正常に発生されるかを試験する必要がある。
ク半導体記憶装置においては、外部から与えるア
ドレスにより正常な動作が行なわれることを確認
した後、前記リフレツシユ・コントロール発生
器、リフレツシユアドレスカウンタを含んで構成
されるリフレツシユアドレス発生器によりメモリ
チツプ内部で発生されるリフレツシユアドレスに
より正常に発生されるかを試験する必要がある。
(3) 従来技術と問題点
従来、メモリへの電源投入時、リフレツシユ用
アドレス・カウンタは初期設定されず、その状態
は外部から直ちに認識出来なかつた。従つてリフ
レツシユアドレス発生器の試験の際にリフレツシ
ユアドレスカウンタのアドレスで書き込んだテス
トデータパターンと外部アドレスで読み出したデ
ータパターンが、リフレツシユアドレスカウンタ
が正常に動作している場合でも一致しないという
問題があつた。これを第１図および第２図に基づ
いて説明する。
アドレス・カウンタは初期設定されず、その状態
は外部から直ちに認識出来なかつた。従つてリフ
レツシユアドレス発生器の試験の際にリフレツシ
ユアドレスカウンタのアドレスで書き込んだテス
トデータパターンと外部アドレスで読み出したデ
ータパターンが、リフレツシユアドレスカウンタ
が正常に動作している場合でも一致しないという
問題があつた。これを第１図および第２図に基づ
いて説明する。
第１図は従来のメモリのシステム構成を示すブ
ロツク回路図である。図において、MCAはメモ
リ・セル・アレイ、RAGはリフレツシユアドレ
ス発生器、XDはＸデコーダ、XBはＸアドレス
バツフア、Ｓ／Ａはセンスアンプ及びＩ／Ｏゲー
ト、YDはＹデコーダ、Ｉ／Ｏは入出力装置、
SWは外部および内部アドレスデータ切換用のア
ドレススイツチ、RCGはリフレツシユ・コント
ロール・クロツク・ジエネレータ、YBはＹアド
レスバツフア、そしてRACはリフレツシユ・ア
ドレス・カウンタを示している。リフレツシユ・
コントロール・クロツク・ジエネレータRCGに
リフレツシユ起動信号が入力されると、
RCGはアドレススイツチSWおよびリフレツシ
ユ・アドレス・カウンタRACにクロツク信号φ1
を与え、それにより、カウンタRACが起動され
ると共に、アドレススイツチSWは外部からのア
ドレスの入力を禁止しカウンタRACの出力をＸ
デコーダXDに入力させる。こうしてメモリ・セ
ル・アレイMCAの行方向のアドレスはリフレツ
シユ・アドレス・カウンタRACにより発生され
たアドレスで決定され、そのアドレスに対応した
メモリセルがセンスアンプＳ／Ａによりリフレツ
シユされる。
ロツク回路図である。図において、MCAはメモ
リ・セル・アレイ、RAGはリフレツシユアドレ
ス発生器、XDはＸデコーダ、XBはＸアドレス
バツフア、Ｓ／Ａはセンスアンプ及びＩ／Ｏゲー
ト、YDはＹデコーダ、Ｉ／Ｏは入出力装置、
SWは外部および内部アドレスデータ切換用のア
ドレススイツチ、RCGはリフレツシユ・コント
ロール・クロツク・ジエネレータ、YBはＹアド
レスバツフア、そしてRACはリフレツシユ・ア
ドレス・カウンタを示している。リフレツシユ・
コントロール・クロツク・ジエネレータRCGに
リフレツシユ起動信号が入力されると、
RCGはアドレススイツチSWおよびリフレツシ
ユ・アドレス・カウンタRACにクロツク信号φ1
を与え、それにより、カウンタRACが起動され
ると共に、アドレススイツチSWは外部からのア
ドレスの入力を禁止しカウンタRACの出力をＸ
デコーダXDに入力させる。こうしてメモリ・セ
ル・アレイMCAの行方向のアドレスはリフレツ
シユ・アドレス・カウンタRACにより発生され
たアドレスで決定され、そのアドレスに対応した
メモリセルがセンスアンプＳ／Ａによりリフレツ
シユされる。
第２図はリフレツシユ・アドレス・カウンタ
RACの構成を示すブロツク回路図である。第２
図において、リフレツシユアドレスカウンタ
RACは複数個のフリツプフロツプFF0，FF1，
…，FFoを備えており、各フリツプフロツプのＪ
入力およびＫ入力は共通接続され、それぞれ、ト
ランジスタT0，T1，…，Toを介して電源線Vcc
に接続されている。フリツプフロツプFFi（ｉは
整数）の入力と接続線Vssとの間にはｉ個の
MOSトランジスタが接続されており、これらの
トランジスタのゲートには前段のフリツプフロツ
プFF0，FF1，…，FFi-1の反転出力0，1，
…，i-1が印加される。
RACの構成を示すブロツク回路図である。第２
図において、リフレツシユアドレスカウンタ
RACは複数個のフリツプフロツプFF0，FF1，
…，FFoを備えており、各フリツプフロツプのＪ
入力およびＫ入力は共通接続され、それぞれ、ト
ランジスタT0，T1，…，Toを介して電源線Vcc
に接続されている。フリツプフロツプFFi（ｉは
整数）の入力と接続線Vssとの間にはｉ個の
MOSトランジスタが接続されており、これらの
トランジスタのゲートには前段のフリツプフロツ
プFF0，FF1，…，FFi-1の反転出力0，1，
…，i-1が印加される。
電源投入時にすべてのフリツプフロツプがリセ
ツト状態にあるものとして、第３図に示すタイム
チヤートを用いてその動作を説明する。リフレツ
シユ・コントロール・クロツク・ジエネレータ
RCGがクロツク信号φ1を発生すると、トランジ
スタT0，T1，…，Toがオンし、FF0の出力Q0が
理論「１」に、反転出力0が論理「０」になる。
次段のフリツプフロツプFF1はフリツプフロツプ
FF0の反転出力0が論理「０」でかつクロツク
信号φ1の立ち上がりでその出力Q1，1が変化す
る。同様に各フリツプフロツプは前段のフリツプ
フロツプの反転出力が論理「１」の時はクロツク
信号φ1にかかわらず出力を変化せず、前段のフ
リツプフロツプの反転出力が論理「０」の時にク
ロツク信号φ1の立ち上りで出力を変化してカウ
ンタとして動作する。
ツト状態にあるものとして、第３図に示すタイム
チヤートを用いてその動作を説明する。リフレツ
シユ・コントロール・クロツク・ジエネレータ
RCGがクロツク信号φ1を発生すると、トランジ
スタT0，T1，…，Toがオンし、FF0の出力Q0が
理論「１」に、反転出力0が論理「０」になる。
次段のフリツプフロツプFF1はフリツプフロツプ
FF0の反転出力0が論理「０」でかつクロツク
信号φ1の立ち上がりでその出力Q1，1が変化す
る。同様に各フリツプフロツプは前段のフリツプ
フロツプの反転出力が論理「１」の時はクロツク
信号φ1にかかわらず出力を変化せず、前段のフ
リツプフロツプの反転出力が論理「０」の時にク
ロツク信号φ1の立ち上りで出力を変化してカウ
ンタとして動作する。
しかしながら、電源投入時に、リフレツシユ・
アドレスカウンタRACは必ずしも特定の値を出
力をするとは限らない。リフレツシユアドレス発
生器の試験の際には第１図のアドレススイツチ
SWをリフレツシユアドレスカウンタRAC側に切
り換えリフレツシユアドレスカウンタRACの出
力を行アドレスとして与え、外部から列アドレス
を与えてテストデータを書きこんでこれを外部ア
ドレスで読み出して、書込みデータと読み出しデ
ータが一致するか否かを確認するが、前述のとお
り電源の投入時にはリフレツシユアドレスカウン
タRACの出力は特定の出力状態とはならず途中
から計数を行なうので、メモリ・セル・アレイの
行の先頭から順にアクセスされず途中の行からア
クセスが開始される。従つて、リフレツシユアド
レス発生器の試験時に例えば第４図ａに示したパ
ターンでデータを書き込もうとすると実際には第
４図ｂに示されるパターンで書き込みが行われて
しまう。すなわち、第４図ａにおいて、リフレツ
シユアドレスカウンタRACにより行Ｃの最下端
から順に指定し、行が１つ上へ移動する毎に列Ｒ
の指定アドレスを右に１つずらして、図示の如く
斜めに配列されたメモリセルにデータを書きこも
うとする場合、電源投入後のカウンタの状態が外
部からは直接には確認できないので、第４図ｂに
示す如く、行Ｃの途中から順次アドレス指定され
て行の最上端に到達した後、行の最下端から行の
中央部に向けて順次アドレス指定されて、図示の
如きパターンで書き込みが行なわれてしまう。こ
のため、従来は試験前にリフレツシユ・アドレ
ス・カウンタRACの状態をチエツクするために、
メモリセルアレイMCAの第１列目のメモリセル
に外部アドレスにより例えばデータ「１」を書き
込み、次にリフレツシユアドレスカウンタのアド
レスにより１ビツトだけ「０」を書き込み、次い
で外部アドレスで第１列目のメモリセルのデータ
を順次読み出し、データが「１」から「０」に反
転する行アドレスを調べることで、リフレツシユ
アドレスカウンタRACの出力状態を確認してい
た。このリフレツシユアドレスカウンタRACの
事前チエツクのために、リフレツシユアドレス発
生器の試験が煩雑になるという問題があつた。
アドレスカウンタRACは必ずしも特定の値を出
力をするとは限らない。リフレツシユアドレス発
生器の試験の際には第１図のアドレススイツチ
SWをリフレツシユアドレスカウンタRAC側に切
り換えリフレツシユアドレスカウンタRACの出
力を行アドレスとして与え、外部から列アドレス
を与えてテストデータを書きこんでこれを外部ア
ドレスで読み出して、書込みデータと読み出しデ
ータが一致するか否かを確認するが、前述のとお
り電源の投入時にはリフレツシユアドレスカウン
タRACの出力は特定の出力状態とはならず途中
から計数を行なうので、メモリ・セル・アレイの
行の先頭から順にアクセスされず途中の行からア
クセスが開始される。従つて、リフレツシユアド
レス発生器の試験時に例えば第４図ａに示したパ
ターンでデータを書き込もうとすると実際には第
４図ｂに示されるパターンで書き込みが行われて
しまう。すなわち、第４図ａにおいて、リフレツ
シユアドレスカウンタRACにより行Ｃの最下端
から順に指定し、行が１つ上へ移動する毎に列Ｒ
の指定アドレスを右に１つずらして、図示の如く
斜めに配列されたメモリセルにデータを書きこも
うとする場合、電源投入後のカウンタの状態が外
部からは直接には確認できないので、第４図ｂに
示す如く、行Ｃの途中から順次アドレス指定され
て行の最上端に到達した後、行の最下端から行の
中央部に向けて順次アドレス指定されて、図示の
如きパターンで書き込みが行なわれてしまう。こ
のため、従来は試験前にリフレツシユ・アドレ
ス・カウンタRACの状態をチエツクするために、
メモリセルアレイMCAの第１列目のメモリセル
に外部アドレスにより例えばデータ「１」を書き
込み、次にリフレツシユアドレスカウンタのアド
レスにより１ビツトだけ「０」を書き込み、次い
で外部アドレスで第１列目のメモリセルのデータ
を順次読み出し、データが「１」から「０」に反
転する行アドレスを調べることで、リフレツシユ
アドレスカウンタRACの出力状態を確認してい
た。このリフレツシユアドレスカウンタRACの
事前チエツクのために、リフレツシユアドレス発
生器の試験が煩雑になるという問題があつた。
(4) 発明の目的
本発明は、上記従来技術における問題にかんが
み、電源投入時にリフレツシユ・アドレス・カウ
ンタの出力を初期設定する手段を設けるという構
想に基づきリフレツシユアドレス発生器RAGの
リフレツシユ・アドレス・カウンタの状態のチエ
ツクを不要にし、リフレツシユ・アドレス発生器
RAG試験を容易にすることを目的とする。
み、電源投入時にリフレツシユ・アドレス・カウ
ンタの出力を初期設定する手段を設けるという構
想に基づきリフレツシユアドレス発生器RAGの
リフレツシユ・アドレス・カウンタの状態のチエ
ツクを不要にし、リフレツシユ・アドレス発生器
RAG試験を容易にすることを目的とする。
(5) 発明の構成
上記の目的を達成するために、本発明によつ
て、メモリ・セルのリフレツシユ時には外部から
与えられる２進アドレスに代えて、メモリチツプ
内部で発生した２進リフレツシユ・アドレスをア
ドレスデコーダに供給する様に構成されたダイナ
ミツク半導体記憶装置であつて、２進リフレツシ
ユ・アドレスを発生する２進カウンタと、電源投
入に応答して２進カウンタの出力するアドレス値
を初期設定する手段とを具備することを特徴とす
るダイナミツク半導体記憶装置が提供される。
て、メモリ・セルのリフレツシユ時には外部から
与えられる２進アドレスに代えて、メモリチツプ
内部で発生した２進リフレツシユ・アドレスをア
ドレスデコーダに供給する様に構成されたダイナ
ミツク半導体記憶装置であつて、２進リフレツシ
ユ・アドレスを発生する２進カウンタと、電源投
入に応答して２進カウンタの出力するアドレス値
を初期設定する手段とを具備することを特徴とす
るダイナミツク半導体記憶装置が提供される。
２進カウンタの出力するアドレス値を電源投入
時に初期設定する手段は、電源投入時の電源電圧
の上昇に伴なつて振巾が大となる内部発振信号を
利用したポンピング回路の出力電圧を２進カウン
タの出力に印加するように構成されていることが
好ましい。
時に初期設定する手段は、電源投入時の電源電圧
の上昇に伴なつて振巾が大となる内部発振信号を
利用したポンピング回路の出力電圧を２進カウン
タの出力に印加するように構成されていることが
好ましい。
２進カウンタは複数のフリツプフロツプを具備
しており、各々のフリツプフロツプはgmが比較
的大のトランジスタとgmが比較的小のトランジ
スタを交差接続してなつていることが好ましい。
しており、各々のフリツプフロツプはgmが比較
的大のトランジスタとgmが比較的小のトランジ
スタを交差接続してなつていることが好ましい。
(6) 発明の実施例
以下、本発明の実施例を第５図ないし第７図に
基づいて説明する。
基づいて説明する。
第５図は本発明により設けられたリフレツシ
ユ・アドレス・カウンタRACの初期設定手段の
一実施例を示す回路図である。第５図において、
フリツプフロツプFFiおよびその周辺回路のみが
示されているが、実際にはリフレツシユアドレス
カウンタRACは多数のフリツプフロツプを備え
ていることは第２図の従来回路と同様である。本
実施例においては、カウンタRACの初期設定手
段としてポンピング回路Piがフリツプフロツプ
FFiの出力Qiおよびiに接続されている。ポンピ
ング回路Piは、トランジスタTR1，TR2およびコ
ンデンサC1からなり、フリツプフロツプFFiの出
力Qiに接続される第１のポンピング回路と、トラ
ンジスタTR3，TR4およびコンデンサC2からな
り、フリツプフロツプFFiの出力iに接続される
第２のポンピング回路とからなつている。第１の
ポンピング回路において、トランジスタTR1，
TR2およびコンデンサC1は電源線Vccと接続線
Vssの間に直列に接続されており、トランジスタ
TR2のゲートおよびドレインとトランジスタTR1
のソースとは共通接続されており、この共通接続
点に内部発振信号φ2が印加される。トランジス
タTR1のゲートとトランジスタTR2のソースとは
フリツプフロツプFFiの出力Qiに共通接続されて
いる。第２のポンピング回路の構成も第１のポン
ピング回路とほぼ同一であり、トランジスタTR3
のゲートとトランジスタTR4のソースとがフリツ
プフロツプFFiの出力iに共通接続されている。
コンデンサC1の容量はコンデンサC2の容量より
小に設定してある。フリツプフロツプFFiは周知
の如く、交差結合されたトランジスタQaおよび
Qbからなるラツチ回路を備えている。
ユ・アドレス・カウンタRACの初期設定手段の
一実施例を示す回路図である。第５図において、
フリツプフロツプFFiおよびその周辺回路のみが
示されているが、実際にはリフレツシユアドレス
カウンタRACは多数のフリツプフロツプを備え
ていることは第２図の従来回路と同様である。本
実施例においては、カウンタRACの初期設定手
段としてポンピング回路Piがフリツプフロツプ
FFiの出力Qiおよびiに接続されている。ポンピ
ング回路Piは、トランジスタTR1，TR2およびコ
ンデンサC1からなり、フリツプフロツプFFiの出
力Qiに接続される第１のポンピング回路と、トラ
ンジスタTR3，TR4およびコンデンサC2からな
り、フリツプフロツプFFiの出力iに接続される
第２のポンピング回路とからなつている。第１の
ポンピング回路において、トランジスタTR1，
TR2およびコンデンサC1は電源線Vccと接続線
Vssの間に直列に接続されており、トランジスタ
TR2のゲートおよびドレインとトランジスタTR1
のソースとは共通接続されており、この共通接続
点に内部発振信号φ2が印加される。トランジス
タTR1のゲートとトランジスタTR2のソースとは
フリツプフロツプFFiの出力Qiに共通接続されて
いる。第２のポンピング回路の構成も第１のポン
ピング回路とほぼ同一であり、トランジスタTR3
のゲートとトランジスタTR4のソースとがフリツ
プフロツプFFiの出力iに共通接続されている。
コンデンサC1の容量はコンデンサC2の容量より
小に設定してある。フリツプフロツプFFiは周知
の如く、交差結合されたトランジスタQaおよび
Qbからなるラツチ回路を備えている。
第６図は第５図の回路による初期設定動作を説
明するための波形図である。第６図において、電
源投入により電源線Vccの電位が上昇するのに伴
なつて、内部発振信号φ2の振巾も次第に大きく
なる。ポンピング回路Piに含まれるコンデンサC1
の容量がC2の容量より小なので、トランジスタ
TR2のソース電位はトランジスタTR4のソース電
位より早く立上る。この電位差をフリツプフロツ
プFFiのラツチ回路が検出してトランジスタQaが
オン、トランジスタQbがオフにラツチされる。
こうして、すべてのフリツプ・フロツプはオール
「０」またはオール「１」に初期設定される。ト
ランジスタQaのgmがトランジスタQbのgmより
大であれば、上記ラツチは一層効果的に行なわれ
る。
明するための波形図である。第６図において、電
源投入により電源線Vccの電位が上昇するのに伴
なつて、内部発振信号φ2の振巾も次第に大きく
なる。ポンピング回路Piに含まれるコンデンサC1
の容量がC2の容量より小なので、トランジスタ
TR2のソース電位はトランジスタTR4のソース電
位より早く立上る。この電位差をフリツプフロツ
プFFiのラツチ回路が検出してトランジスタQaが
オン、トランジスタQbがオフにラツチされる。
こうして、すべてのフリツプ・フロツプはオール
「０」またはオール「１」に初期設定される。ト
ランジスタQaのgmがトランジスタQbのgmより
大であれば、上記ラツチは一層効果的に行なわれ
る。
第７図は第５図に示したポンピング回路を含む
リフレツシユ・アドレス・カウンタおよびその周
辺回路のシステム構成を示すブロツク回路図であ
る。第７図において、内部発振回路OSCから出
力される内部発振信号φ2の電源投入時の立上り
によつて、ポンピング回路P0，P1，…，Poはフ
リツプフロツプFF0，FF1，…，FFoをすべて同
一状態に初期設定し、フリツプフロツプFF0〜
FF1の出力はアドレス線ADを介してアドレスス
イツチSW（第１図参照）に送出される。フリツ
プフロツプFF0〜FF1はすべて初期状態にセツト
されているので、リフレツシユアドレスカウンタ
の出力状態を確認することなくリフレツシユアド
レス発生器RAGの試験を行なうことが可能とな
る。
リフレツシユ・アドレス・カウンタおよびその周
辺回路のシステム構成を示すブロツク回路図であ
る。第７図において、内部発振回路OSCから出
力される内部発振信号φ2の電源投入時の立上り
によつて、ポンピング回路P0，P1，…，Poはフ
リツプフロツプFF0，FF1，…，FFoをすべて同
一状態に初期設定し、フリツプフロツプFF0〜
FF1の出力はアドレス線ADを介してアドレスス
イツチSW（第１図参照）に送出される。フリツ
プフロツプFF0〜FF1はすべて初期状態にセツト
されているので、リフレツシユアドレスカウンタ
の出力状態を確認することなくリフレツシユアド
レス発生器RAGの試験を行なうことが可能とな
る。
(7) 発明の効果
以上、説明したように、本発明によれば、電源
投入時にリフレツシユ・アドレス・カウンタを初
期設定する手段を設けたことにより、ダイナミツ
ク・半導体記憶装置のリフレツシユ・アドレス発
生器の試験において、試験前のリフレツシユ・ア
ドレス・カウンタの出力状態チエツクが不要とな
り、該試験が容易かつ短時間で可能となる。また
更に複雑なデータパターンで試験する場合も、電
源投入後のリフレツシユアドレスカウンタの値が
特定されるので試験が非常に容易になる。
投入時にリフレツシユ・アドレス・カウンタを初
期設定する手段を設けたことにより、ダイナミツ
ク・半導体記憶装置のリフレツシユ・アドレス発
生器の試験において、試験前のリフレツシユ・ア
ドレス・カウンタの出力状態チエツクが不要とな
り、該試験が容易かつ短時間で可能となる。また
更に複雑なデータパターンで試験する場合も、電
源投入後のリフレツシユアドレスカウンタの値が
特定されるので試験が非常に容易になる。
なお、初期設定手段はポンピング回路に限定さ
れるものではなく、他の任意の手段が用いられ得
る。
れるものではなく、他の任意の手段が用いられ得
る。
第１図は従来のダイナミツク半導体記憶装置の
システム構成を示すブロツク回路図、第２図は第
１図の回路中のリフレツシユ・アドレス・カウン
タRACの構成を示すブロツク回路図、第３図は
第２図の動作タイムチヤート、第４図ａは所望の
リフレツシユパターンの１例を示すメモリ・セ
ル・アレイのリフレツシユパターン配置図、第４
図ｂはリフレツシユ・アドレス・カウンタが初期
設定されていない場合のメモリ・セル・アレイの
リフレツシユパターン配置図、第５図は本発明に
より設けられたリフレツシユ・アドレス・カウン
タの初期設定手段の一実施例を示す回路図、第６
図は第５図の回路の動作説明用波形図、そして第
７図は第５図に示したポンピング回路を含むリフ
レツシユ・アドレス・カウンタおよびその周辺回
路のシステム構成を示すブロツク回路図である。 図において、RAGはリフレツシユアドレス発
生器、RACはリフレツシユ・アドレス・カウン
タ、RCGはリフレツシユ・コントロール・クロ
ツク発生器、SWはアドレススイツチ、MCAは
メモリ・セル・アレイ、XDはＸデコーダ、XB
はＸアドレスバツフア、YDはＹデコーダ、YB
はＹアドレスバツフア、FF0〜FFoはフリツプフ
ロツプ、P1〜Poはポンピング回路をそれぞれ示
している。
システム構成を示すブロツク回路図、第２図は第
１図の回路中のリフレツシユ・アドレス・カウン
タRACの構成を示すブロツク回路図、第３図は
第２図の動作タイムチヤート、第４図ａは所望の
リフレツシユパターンの１例を示すメモリ・セ
ル・アレイのリフレツシユパターン配置図、第４
図ｂはリフレツシユ・アドレス・カウンタが初期
設定されていない場合のメモリ・セル・アレイの
リフレツシユパターン配置図、第５図は本発明に
より設けられたリフレツシユ・アドレス・カウン
タの初期設定手段の一実施例を示す回路図、第６
図は第５図の回路の動作説明用波形図、そして第
７図は第５図に示したポンピング回路を含むリフ
レツシユ・アドレス・カウンタおよびその周辺回
路のシステム構成を示すブロツク回路図である。 図において、RAGはリフレツシユアドレス発
生器、RACはリフレツシユ・アドレス・カウン
タ、RCGはリフレツシユ・コントロール・クロ
ツク発生器、SWはアドレススイツチ、MCAは
メモリ・セル・アレイ、XDはＸデコーダ、XB
はＸアドレスバツフア、YDはＹデコーダ、YB
はＹアドレスバツフア、FF0〜FFoはフリツプフ
ロツプ、P1〜Poはポンピング回路をそれぞれ示
している。
Claims (1)
- 【特許請求の範囲】 １ メモリ・セルのリフレツシユ時には外部から
与えられる２進アドレスに代えて、メモリチツプ
内部で発生した２進リフレツシユ・アドレスをア
ドレスデコーダに供給する様に構成されたダイナ
ミツク半導体記憶装置であつて、前記２進リフレ
ツシユ・アドレスを発生する２進カウンタと、電
源投入に応答して該２進カウンタの出力するアド
レス値を初期設定する手段とを具備することを特
徴とするダイナミツク半導体記憶装置。 ２ 前記２進カウンタの出力するアドレス値を電
源投入時に初期設定する手段は、電源投入時の電
源電圧の上昇に伴なつて振巾が大となる内部発振
信号を利用したポンピング回路の出力電圧を前記
２進カウンタの出力に印加するように構成された
特許請求の範囲第１項記載のダイナミツク半導体
記憶装置。 ３ 前記２進カウンタは複数のフリツプフロツプ
を具備しており、各々のフリツプフロツプはgm
が比較的大のトランジスタとgmが比較的小のト
ランジスタを交差接続してなつている特許請求の
範囲第２項記載のダイミナツク半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195561A JPS5897195A (ja) | 1981-12-07 | 1981-12-07 | ダイナミツク半導体記憶装置 |
| IE2898/82A IE55454B1 (en) | 1981-12-07 | 1982-12-07 | Refresh address generators for dynamic semiconductor memory devices |
| EP82306520A EP0081381B1 (en) | 1981-12-07 | 1982-12-07 | Refresh address generators for dynamic semiconductor memory devices |
| US06/447,677 US4551822A (en) | 1981-12-07 | 1982-12-07 | Dynamic semiconductor memory device |
| DE8282306520T DE3280109D1 (de) | 1981-12-07 | 1982-12-07 | Auffrischungsadressen-generatoren fuer halbleiterspeicheranordnungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195561A JPS5897195A (ja) | 1981-12-07 | 1981-12-07 | ダイナミツク半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897195A JPS5897195A (ja) | 1983-06-09 |
| JPH0217871B2 true JPH0217871B2 (ja) | 1990-04-23 |
Family
ID=16343157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195561A Granted JPS5897195A (ja) | 1981-12-07 | 1981-12-07 | ダイナミツク半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4551822A (ja) |
| EP (1) | EP0081381B1 (ja) |
| JP (1) | JPS5897195A (ja) |
| DE (1) | DE3280109D1 (ja) |
| IE (1) | IE55454B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188096A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| US4894805A (en) * | 1988-04-28 | 1990-01-16 | Eastman Kodak Company | Security printer/copier |
| KR100709449B1 (ko) | 2006-01-19 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 리프레쉬 카운터 및 그 테스트 방법 |
| US20090059686A1 (en) * | 2007-09-04 | 2009-03-05 | Chih-Ta Star Sung | Sensing scheme for the semiconductor memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3737879A (en) * | 1972-01-05 | 1973-06-05 | Mos Technology Inc | Self-refreshing memory |
| US3753011A (en) * | 1972-03-13 | 1973-08-14 | Intel Corp | Power supply settable bi-stable circuit |
| JPS57203288A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Memory circuit |
-
1981
- 1981-12-07 JP JP56195561A patent/JPS5897195A/ja active Granted
-
1982
- 1982-12-07 DE DE8282306520T patent/DE3280109D1/de not_active Expired - Lifetime
- 1982-12-07 US US06/447,677 patent/US4551822A/en not_active Expired - Lifetime
- 1982-12-07 EP EP82306520A patent/EP0081381B1/en not_active Expired
- 1982-12-07 IE IE2898/82A patent/IE55454B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IE822898L (en) | 1983-06-07 |
| IE55454B1 (en) | 1990-09-26 |
| DE3280109D1 (de) | 1990-03-15 |
| US4551822A (en) | 1985-11-05 |
| JPS5897195A (ja) | 1983-06-09 |
| EP0081381A2 (en) | 1983-06-15 |
| EP0081381B1 (en) | 1990-02-07 |
| EP0081381A3 (en) | 1986-01-22 |
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