JPH0224022B2 - - Google Patents
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- JPH0224022B2 JPH0224022B2 JP56138176A JP13817681A JPH0224022B2 JP H0224022 B2 JPH0224022 B2 JP H0224022B2 JP 56138176 A JP56138176 A JP 56138176A JP 13817681 A JP13817681 A JP 13817681A JP H0224022 B2 JPH0224022 B2 JP H0224022B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置に係り、特にエミツタ短
絡構造の電力用素子に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and more particularly to a power element having an emitter short-circuit structure.
第1図は一般的なダーリントントランジスタの
等価回路を示すもので、前段のNPNトランジス
タ1及び後段のNPNトランジスタ2のエミツ
タ・ベース間にはそれぞれ抵抗3,4が接続され
ている。これらの抵抗3,4はトランジスタ1,
2の高温時でのコレクタ・エミツタ間の漏れ電流
の増加、スイツチング速度の増加及びトランジス
タ1,2の発振等を防止するためのものである。
第2図はこのダーリントントランジスタの半導体
チツプ5を外囲器(セラミツクケース)6内に封
止した状態を示す断面図である。 FIG. 1 shows an equivalent circuit of a general Darlington transistor, in which resistors 3 and 4 are connected between the emitters and bases of the NPN transistor 1 at the front stage and the NPN transistor 2 at the rear stage, respectively. These resistors 3, 4 are transistors 1,
This is to prevent an increase in leakage current between the collector and emitter, an increase in switching speed, and oscillation of the transistors 1 and 2 at high temperatures.
FIG. 2 is a sectional view showing the semiconductor chip 5 of this Darlington transistor sealed in an envelope (ceramic case) 6.
また、第3図は上記ダーリントントランジスタ
の具体的な素子構造を示す断面図である。同図に
おいて、11はN+層、12はこのN+層11上に
形成されたN-層、13はこのN-層12上に形成
されたベースとなるP層である。このP層13に
は段差が設けられている。前段のトランジスタ1
のエミツタとなるN+層14はP層13内に形成
され、このN+層14とP層13はAl(アルミニ
ウム)電極配線層15によつて短絡されている。
16はベース電極である。一方、後段のトランジ
スタ2においては、エミツタとなる5個のN+層
181,182,183,184,185はそれぞれP
層13上に突出形成されている。このうちN+層
184とN+層185との間にはベースのP+層13
が突出して設けられ、これらN+層184,185
とP+層13がAl電極配線層19により短絡され
ている。N+層181〜183上にはそれぞれエミ
ツタ電極201〜203が形成され、またN+層1
81〜183及びN+層185それぞれの隣接するP
層13上にはベース電極211〜214が形成され
ている。上記エミツタ電極201〜203及びAl電
極配線層19には緩衝板22を介してエミツタ電
極体23が共通に圧接接続されている。24は絶
縁膜(SiO2)である。一方、N+層11の裏面に
はAl層25及び緩衝板26を介してコレクタ電
極体27が接続固定されている。なお、上記緩衝
板22,26は共にMo(モリブデン)又はW(タ
ングステン)で形成され、またエミツタ電極体2
3及びコレクタ電極体27は共にCu(銅)で形成
されている。 Further, FIG. 3 is a sectional view showing a specific element structure of the Darlington transistor. In the figure, 11 is an N + layer, 12 is an N - layer formed on this N + layer 11, and 13 is a P layer forming a base formed on this N - layer 12. This P layer 13 is provided with a step. Front stage transistor 1
An N + layer 14 serving as an emitter is formed within the P layer 13 , and the N + layer 14 and the P layer 13 are short-circuited by an Al (aluminum) electrode wiring layer 15 .
16 is a base electrode. On the other hand, in the transistor 2 in the latter stage, the five N + layers 18 1 , 18 2 , 18 3 , 18 4 , 18 5 serving as emitters are each P
It is formed protrudingly on the layer 13. Among these, between the N + layer 18 4 and the N + layer 18 5 is the base P + layer 13.
are provided protrudingly, and these N + layers 18 4 , 18 5
and P + layer 13 are short-circuited by Al electrode wiring layer 19. Emitter electrodes 20 1 to 20 3 are formed on the N + layers 18 1 to 18 3 , respectively, and the N + layers 1
8 1 to 18 3 and each adjacent P of the N + layer 18 5
Base electrodes 21 1 to 21 4 are formed on the layer 13 . An emitter electrode body 23 is commonly press-connected to the emitter electrodes 20 1 to 20 3 and the Al electrode wiring layer 19 via a buffer plate 22 . 24 is an insulating film (SiO 2 ). On the other hand, a collector electrode body 27 is connected and fixed to the back surface of the N + layer 11 via an Al layer 25 and a buffer plate 26. The buffer plates 22 and 26 are both made of Mo (molybdenum) or W (tungsten), and the emitter electrode body 2
3 and the collector electrode body 27 are both made of Cu (copper).
このダーリントントランジスタにおいては、前
記トランジスタ1,2のエミツタ・ベース間の抵
抗3,4はそれぞれベースとなるP層13の横方
向のシート抵抗を利用している。そのため、トラ
ンジスタ2側においては、エミツタのN+層184
とN+層185との間にベースとなるP層13が突
出して設けられ、これらが表面においてAl電極
配線層19により短絡される、所謂エミツタ短絡
構造となつている。同様にトランジスタ1側にお
いても、P層13の段差部において、ベースのP
層13とエミツタのN+層14がAl電極配線層1
5によつて短絡されるエミツタ短絡構造となつて
いる。 In this Darlington transistor, the emitter-base resistors 3 and 4 of the transistors 1 and 2 respectively utilize the lateral sheet resistance of the P layer 13 serving as the base. Therefore, on the transistor 2 side, the emitter N + layer 18 4
A P layer 13 serving as a base is provided protrudingly between and N + layer 18 5 , and these are short-circuited at the surface by an Al electrode wiring layer 19 , forming a so-called emitter short-circuit structure. Similarly, on the transistor 1 side, the base P
Layer 13 and emitter N + layer 14 are Al electrode wiring layer 1
It has an emitter short-circuit structure in which the emitter is short-circuited by 5.
ところで、このダーリントントランジスタにお
いて、後段のトランジスタ2では、ベース・エミ
ツタ間の抵抗4の他に、コレクタ・エミツタ間に
は、ベース領域(P層13)をアノード、コレク
タ領域(N-層12及びN+層11)をカソードと
する寄生ダイオードdが、第1図に破線で示すよ
うにカソードをコレクタ側に向けて等価的に接続
された状態となつている。 By the way, in this Darlington transistor, in the subsequent transistor 2, in addition to the resistor 4 between the base and emitter, the base region (P layer 13) is an anode and the collector region (N - layer 12 and N A parasitic diode d having the + layer 11) as its cathode is equivalently connected with its cathode facing the collector side, as shown by the broken line in FIG.
従来、上記のような構造のダーリントントラン
ジスタを使用する場合には、上記抵抗4の抵抗値
のみに注目してダイオードとしての存在は無視す
るか、あるいはこのダイオードdを積極的に利用
するかの2つの方法があり、特に積極的にダイオ
ードdを利用する方法としては、このダイオード
dの面積を広くした高速フリーホイリングダイオ
ードとして用いるものがある。 Conventionally, when using a Darlington transistor with the above structure, there are two options: to focus only on the resistance value of the resistor 4 and ignore its existence as a diode, or to actively utilize this diode d. There are two methods, and one method that actively utilizes the diode d is to use the diode d as a high-speed freewheeling diode with a wide area.
第4図は上記第1図に示すダーリントントラン
ジスタを4個用いた直流モータを駆動するための
モータドライブ回路を示している。図において、
Q1〜Q4はそれぞれダーリントントランジスタで、
d1〜d4はこれら各ダーリントントランジスタQ1
〜Q4の後段トランジスタのコレクタ・エミツタ
間に等価的に接続された寄生ダイオード、D1〜
D4はこれら各寄生ダイオードd1〜d4にそれぞれ
並列的に接続される外部の高速フリーホイリング
ダイオード、Mは直流モータ、Lは励磁巻線、E
は電源である。この直流モータMの回転は、ダー
リントントランジスタQ1〜Q4の各スイツチング
期間及び各位相を調整することにより制御されて
いる。例えば、正転状態ではダーリントントラン
ジスタQ1,Q4が共にオンして電流I1がトランジ
スタQ1→励磁巻線L→モータM→トランジスタ
Q4のように図中実線矢印で示す方向に流れ、こ
れによつて励磁巻線Lにエネルギが蓄えられ、そ
の後トランジスタQ1,Q4のいずれか一方がオフ
すると励磁巻線Lに蓄えられたエネルギにより電
流I2,I3が励磁巻線L→モータM→トランジスタ
Q3→電源E→トランジスタQ2のように図中点線
矢印方向にそれぞれ流れる。ここで、まずトラン
ジスタQ1,Q4が共にオンしていて直流モータM
が正方向に回転しているとする。次にトランジス
タQ1がオフ、トランジスタQ4がオフになると、
今迄流れていた電流は寄生ダイオードd3及び高速
フリーホイリングダイオードD3→寄生ダイオー
ドd2及び高速フリーホイリングダイオードD2を
流れる。次に再びトランジスタQ1がオンすると、
その直後トランジスタQ1に流れ始めた電流は励
磁巻線Lに向かわずダイオードd2,D2の逆回復
電流として流れる。このため、これらダイオード
d2,D2が回復するまでの間、トランジスタQ1に
は直流電源Eの電圧の殆んどが加わり大きな値の
電流が発生するので、これらダイオードd2,D2
の回復時間が長いとトランジスタQ1がその安全
動作領域からはずれて動作し、その結果トランジ
スタQ1は破壊するに到る。 FIG. 4 shows a motor drive circuit for driving a DC motor using four Darlington transistors shown in FIG. 1 above. In the figure,
Q1 to Q4 are each Darlington transistors,
d 1 to d 4 are each of these Darlington transistors Q 1
~ Parasitic diode connected equivalently between the collector and emitter of the subsequent transistor of Q 4 , D 1 ~
D4 is an external high-speed freewheeling diode connected in parallel to each of these parasitic diodes d1 to d4 , M is a DC motor, L is an excitation winding, and E
is the power source. The rotation of this DC motor M is controlled by adjusting each switching period and each phase of Darlington transistors Q1 to Q4 . For example, in the forward rotation state, both Darlington transistors Q 1 and Q 4 are turned on, and the current I 1 is transferred to the transistor Q 1 → excitation winding L → motor M → transistor
Q 4 flows in the direction shown by the solid arrow in the figure, and as a result, energy is stored in the excitation winding L, and then when either transistor Q 1 or Q 4 is turned off, energy is stored in the excitation winding L. The energy generated causes currents I 2 and I 3 to flow through the excitation winding L → motor M → transistor
They flow in the directions of the dotted arrows in the figure, as shown in Q 3 → Power supply E → Transistor Q 2 . Here, first, both transistors Q 1 and Q 4 are on, and the DC motor M
Suppose that it is rotating in the positive direction. Then when transistor Q 1 turns off and transistor Q 4 turns off,
The current that has been flowing until now flows through the parasitic diode d 3 and the high-speed freewheeling diode D 3 -> the parasitic diode d 2 and the high-speed freewheeling diode D 2 . Next, when transistor Q1 is turned on again,
Immediately after that, the current that begins to flow through the transistor Q 1 does not flow toward the excitation winding L, but instead flows as a reverse recovery current of the diodes d 2 and D 2 . For this reason, these diodes
Until d 2 and D 2 recover, most of the voltage of the DC power supply E is applied to the transistor Q 1 and a large current is generated, so these diodes d 2 and D 2
A long recovery time causes transistor Q 1 to operate outside of its safe operating area, resulting in transistor Q 1 being destroyed.
ところで、上記外部の高速フリーホイリングダ
イオードD1〜D4としては一般に高速ダイオード
が用いられており、ダイオードの回復時間は極め
て短かい。しかしながら、各トランジスタQ1〜
Q4内の寄生ダイオードd1〜d4はトランジスタの
コレクタ飽和電圧VCE(sat)の改良及びペレツト
面積当りの電流増幅率を高くとるためにライフタ
イムが長くなるように設計されており、外部の高
速フリーホイリングダイオードD1〜D4に比較し
て同一面積、同一逆電流値の条件下では回復時間
が長い。このために上記ダイオードd2,D2に逆
回復電流が流れると、ダイオードD2が先に回復
して、この後ダイオードd2のみに逆回復電流が流
れることになる。この逆回復電流がトランジスタ
のオン時のベース電流と同様な動作で、電流増幅
された過大な逆回復電流となり、コレクタ電流Ic
としてエミツタ領域184,185に流れ込み、こ
れによつてエミツタの電流集中が発生し、上記ト
ランジスタQ1が破壊してしまうという欠点があ
る。 By the way, high-speed diodes are generally used as the external high-speed freewheeling diodes D1 to D4 , and the recovery time of the diodes is extremely short. However, each transistor Q 1 ~
The parasitic diodes d 1 to d 4 in Q 4 are designed to have a long lifetime in order to improve the collector saturation voltage V CE (sat) of the transistor and to obtain a high current amplification factor per pellet area. Compared to the fast freewheeling diodes D1 to D4 , the recovery time is longer under the conditions of the same area and the same reverse current value. For this reason, when a reverse recovery current flows through the diodes d 2 and D 2 , the diode D 2 recovers first, and then the reverse recovery current flows only through the diode d 2 . This reverse recovery current operates in the same way as the base current when the transistor is turned on, and becomes an excessive reverse recovery current that is current amplified, and the collector current Ic
As a result, the current flows into the emitter regions 18 4 and 18 5 , causing current concentration in the emitters and destroying the transistor Q 1 .
この発明は上記実情に鑑みてなされたもので、
その目的は、寄生ダイオードに流れる逆回復電流
の集中によるエミツタ短絡部の破壊を防止できる
ようにした信頼性の高い半導体装置を提供するこ
とにある。 This invention was made in view of the above circumstances.
The purpose is to provide a highly reliable semiconductor device that can prevent destruction of the emitter short circuit due to concentration of reverse recovery current flowing through the parasitic diode.
以下、図面を参照してこの発明の一実施例を説
明する。第5図はダーリントントランジスタの平
面図、第6図は第5図のA−A′線に沿つた断面
図、第7図は上記ダーリントントランジスタの等
価回路図である。第5図及び第6図において、4
1はN+層、42はこのN+層41上に形成された
N-層、43はこのN-層42上に形成されたベー
スとなるP層である。このP層43には段差が設
けられている。第7図のトランジスタ61のエミ
ツタとなるN+層44はP層43内に形成され、
N+層44とP層43とは段差部においてAl電極
配線層45により短絡されている。46はベース
電極である。一方、第7図のトランジスタ62の
エミツタとなる4個のN+層481,482,48
3,484はそれぞれP層43上に突出形成されて
いる。これらN+層481〜484のそれぞれの上
にはエミツタ電極491〜494が形成され、また
これらエミツタ電極491〜494間のP層43上
にはベース電極501〜503がそれぞれ形成され
ている。そして、N+層481〜484の中で最右
端のN+層484においては、エミツタ電極494
を接続した領域以外の領域の一部がAl配線層5
1を介してベースとなるP層43に接続されてい
る。そして、エミツタ電極491〜494には緩衝
板52を介して一個のエミツタ電極体53が共通
に圧接接続されている。一方、N+層41の裏面
にはAl層54及び緩衝板55を介してコレクタ
電極体56が接続固定されている。57は絶縁膜
(SiO2)である。上記緩衝板52,55は共に
Mo又はWで形成され、また、エミツタ電極体5
3及びコレクタ電極体56は共にCuで形成され
ている。なお、第5図において、70はAl配線
層51及びベース電極501〜503を含む配線を
示す。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a plan view of the Darlington transistor, FIG. 6 is a sectional view taken along line A-A' in FIG. 5, and FIG. 7 is an equivalent circuit diagram of the Darlington transistor. In Figures 5 and 6, 4
1 is an N + layer, and 42 is formed on this N + layer 41.
The N - layer 43 is a P layer formed on the N - layer 42 and serving as a base. This P layer 43 is provided with a step. The N + layer 44 which becomes the emitter of the transistor 61 in FIG. 7 is formed within the P layer 43,
The N + layer 44 and the P layer 43 are short-circuited by an Al electrode wiring layer 45 at the stepped portion. 46 is a base electrode. On the other hand, four N + layers 48 1 , 48 2 , 48 which become the emitter of the transistor 62 in FIG.
3 and 48 4 are formed protrudingly on the P layer 43, respectively. Emitter electrodes 49 1 to 49 4 are formed on each of these N + layers 48 1 to 48 4 , and base electrodes 50 1 to 50 3 are formed on the P layer 43 between these emitter electrodes 49 1 to 49 4 . are formed respectively. The rightmost N + layer 484 among the N + layers 481 to 484 has an emitter electrode 494 .
A part of the area other than the area connected to the Al wiring layer 5
1 to the P layer 43 serving as the base. An emitter electrode body 53 is commonly press-connected to the emitter electrodes 49 1 to 49 4 via a buffer plate 52 . On the other hand, a collector electrode body 56 is connected and fixed to the back surface of the N + layer 41 via an Al layer 54 and a buffer plate 55. 57 is an insulating film (SiO 2 ). The above buffer plates 52 and 55 are both
The emitter electrode body 5 is made of Mo or W.
3 and the collector electrode body 56 are both made of Cu. In FIG. 5, reference numeral 70 indicates wiring including the Al wiring layer 51 and base electrodes 50 1 to 50 3 .
このダーリントントランジスタにおいては、ト
ランジスタ61のエミツタ・ベース間の抵抗63
は、従来と同様に第6図のP層43のシート抵抗
を利用している。一方、トランジスタ62のベー
ス・エミツタ間の抵抗64は、ベース・エミツタ
間短絡用のAl配線層51に緩衝板52を介して
エミツタ電極体53が圧接接続されていないた
め、N+層484のシート抵抗が利用されている。
すなわち、トランジスタ62のコレクタ・エミツ
タ間には、前述したようなP層43とN-層42
及びN+層41との間の寄生ダイオードdと共に
抵抗65(すなわち抵抗64)が直列に接続され
た状態になつている。従つて、コレクタ・エミツ
タ間が逆方向にバイアスされ、寄生ダイオードd
が順方向にバイアスされた状態となつても抵抗6
5により逆回復電流が制限されるため、エミツタ
短絡部の破壊を防止できるものである。 In this Darlington transistor, the resistance 63 between the emitter and base of the transistor 61 is
As in the conventional case, the sheet resistance of the P layer 43 shown in FIG. 6 is utilized. On the other hand, the resistance 64 between the base and emitter of the transistor 62 is caused by the N Sheet resistance is used.
That is, between the collector and emitter of the transistor 62 , there is a P layer 43 and an N - layer 42 as described above.
A resistor 65 (that is, a resistor 64) is connected in series with the parasitic diode d and the N + layer 41. Therefore, the collector-emitter is biased in the opposite direction, and the parasitic diode d
Even if the resistor 6 becomes forward biased,
5 limits the reverse recovery current, thereby preventing destruction of the emitter short circuit.
尚、上記実施例においては、NPNトランジス
タ61,62からなるダーリントントランジスタ
について説明したが、これに限定するものではな
く、PNPダーリントントランジスタに適用する
ことも可能である。また、エミツタ電極491〜
494とエミツタ電極体53との接続は、圧接接
続に限らず半田付けでもよいことは勿論である。 In the above embodiment, a Darlington transistor consisting of NPN transistors 61 and 62 has been described, but the present invention is not limited to this, and it is also possible to apply the present invention to a PNP Darlington transistor. Moreover, the emitter electrode 49 1 ~
Of course, the connection between 494 and the emitter electrode body 53 is not limited to press-contact connection, but may also be soldering.
以上のようにこの発明によれば、複数のエミツ
タ電極に共通接続されるエミツタ電極体をエミツ
タ・ベースの短絡部に接続させることなく、エミ
ツタ層のシート抵抗を利用する構成としたので、
寄生ダイオードにより発生する多大な逆回復電流
を制限することができ、エミツタ・ベースの短絡
部における破壊を防止できる。 As described above, according to the present invention, the emitter electrode body commonly connected to a plurality of emitter electrodes is not connected to the short circuit part of the emitter base, but the sheet resistance of the emitter layer is used.
A large reverse recovery current generated by a parasitic diode can be limited, and breakdown at the emitter-base short circuit can be prevented.
第1図はダーリントントランジスタを示す回路
図、第2図は上記トランジスタの半導体チツプを
外囲器に封止した状態を示す断面図、第3図は従
来のダーリントントランジスタの素子構造を示す
断面図、第4図はダーリントントランジスタを用
いたモータドライブ回路の構成図、第5図はこの
発明の一実施例に係るダーリントントランジスタ
の素子構造を示す平面図、第6図は第5図のA−
A′線に沿つた断面図、第7図は上記ダーリント
ントランジスタの等価回路図である。
42……N-層、43……P層、481〜484
……N+層(エミツタ)、491〜494……エミツ
タ電極、51……Al配線層、53……エミツタ
電極体、61,62……NPNトランジスタ、6
3,64,65……抵抗、d……寄生ダイオー
ド。
FIG. 1 is a circuit diagram showing a Darlington transistor, FIG. 2 is a sectional view showing the semiconductor chip of the transistor sealed in an envelope, and FIG. 3 is a sectional view showing the element structure of a conventional Darlington transistor. FIG. 4 is a block diagram of a motor drive circuit using a Darlington transistor, FIG. 5 is a plan view showing the element structure of a Darlington transistor according to an embodiment of the present invention, and FIG.
FIG. 7, a sectional view taken along line A', is an equivalent circuit diagram of the Darlington transistor. 42...N - layer, 43...P layer, 48 1 to 48 4
...N + layer (emitter), 49 1 to 49 4 ... emitter electrode, 51 ... Al wiring layer, 53 ... emitter electrode body, 61 , 62 ... NPN transistor, 6
3, 64, 65...resistance, d...parasitic diode.
Claims (1)
ジスタのうち、後段の第2のトランジスタのエミ
ツタ・コレクタ間にダイオードと抵抗を直列接続
する半導体装置において、平面を有する第一導電
型層の平面上に複数のメサ型第二導電型層を形成
してなる半導体本体と、前記第二導電型層それぞ
れの上に形成された金属電極層と、前記複数の第
二導電型層のうち少なくとも1個の導電型層にお
いて、前記金属電極層が接続された領域以外の領
域の一部を前記抵抗とし、この抵抗と前記ダイオ
ードの一端を構成する第一導電型層のみとを接続
する金属配線層と、前記複数の金属電極層に対し
て共通に接続された金属電極体とを具備したこと
を特徴とする半導体装置。1. In a semiconductor device in which a diode and a resistor are connected in series between the emitter and the collector of the second transistor in the latter stage among the first and second transistors connected in Darlington, A semiconductor body formed by forming a plurality of mesa-type second conductivity type layers, a metal electrode layer formed on each of the second conductivity type layers, and at least one of the plurality of second conductivity type layers. A metal wiring layer in which a part of the conductive type layer other than the area connected to the metal electrode layer is used as the resistor, and connects only the first conductive type layer constituting one end of the diode to the resistor; A semiconductor device comprising: a metal electrode body commonly connected to the plurality of metal electrode layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138176A JPS5839060A (en) | 1981-09-02 | 1981-09-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138176A JPS5839060A (en) | 1981-09-02 | 1981-09-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839060A JPS5839060A (en) | 1983-03-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP56138176A Granted JPS5839060A (en) | 1981-09-02 | 1981-09-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839060A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614417U (en) * | 1991-05-30 | 1994-02-25 | 自動車部品工業株式会社 | Blow-by gas recirculation system for engines |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310055A (en) * | 1986-07-01 | 1988-01-16 | Ube Ind Ltd | Molten metal pouring method |
| JP5365035B2 (en) * | 2008-03-17 | 2013-12-11 | 富士電機株式会社 | Power converter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127892B2 (en) * | 1973-06-21 | 1976-08-16 | ||
| JPS5727052A (en) * | 1980-07-25 | 1982-02-13 | Nec Corp | Semiconductor device |
-
1981
- 1981-09-02 JP JP56138176A patent/JPS5839060A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614417U (en) * | 1991-05-30 | 1994-02-25 | 自動車部品工業株式会社 | Blow-by gas recirculation system for engines |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839060A (en) | 1983-03-07 |
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