JPH0225292B2 - - Google Patents
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- JPH0225292B2 JPH0225292B2 JP54159412A JP15941279A JPH0225292B2 JP H0225292 B2 JPH0225292 B2 JP H0225292B2 JP 54159412 A JP54159412 A JP 54159412A JP 15941279 A JP15941279 A JP 15941279A JP H0225292 B2 JPH0225292 B2 JP H0225292B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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- Nonlinear Science (AREA)
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Description
【発明の詳細な説明】
この発明は、２値の信号一般に複数値の信号の
データを抜きとるデータ抜きとり回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data extraction circuit for extracting data from a binary signal, generally a multi-value signal.
第１図に示すように、２値の入力信号SIが一定
振幅でかつバイアス変動もない場合には、図のよ
うに入力信号SIを一定レベルのスレシホールド電
圧Epでレベル比較することにより、入力信号SIの
１、０のデータを容易かつ正確に抜きとることが
できる。 As shown in Figure 1, when the binary input signal S I has a constant amplitude and there is no bias variation, the levels of the input signal S I are compared using a constant level threshold voltage E p as shown in the figure. As a result, the 1 and 0 data of the input signal S I can be extracted easily and accurately.
しかしながら、ノイズなどにより入力信号SIの
エンベロープが変化するような場合には、このよ
うな一定レベルのスレシホールド電圧でレベル比
較したのでは、入力信号SIの１、０のデータを正
確に抜きとることができない。 However, if the envelope of the input signal S I changes due to noise, etc., comparing levels using such a fixed level threshold voltage will not accurately match the 1 and 0 data of the input signal S I. It cannot be removed.
そのため、発明者は、先に第２図に示すような
データ抜きとり回路を発明した。 Therefore, the inventor first invented a data extraction circuit as shown in FIG.
これは、入力信号SIをバツフアアンプ１０を通
じて正ピークホールド回路２０及び負ピークホー
ルド回路３０に供給してそれぞれより入力信号SI
の正ピークホールド電圧VP及び負ピークホール
ド電圧VMを得、抵抗RP及びRMでこの正ピークホ
ールド電圧VP及び負ピークホールド電圧VMを
１：１で加算して両者の平均電圧VTを得、バツ
フアアンプ１０を通じた入力信号SIをレベル比較
器４０でその平均電圧VTをスレシホールド電圧
としてレベル比較して、レベル比較器４０の出力
信号Dpとして入力信号SIの１、０のデータを抜き
とるものである。 This is done by supplying the input signal S I to the positive peak hold circuit 20 and the negative peak hold circuit 30 through the buffer amplifier 10, so that the input signal S I
Obtain the positive peak hold voltage V P and negative peak hold voltage V M of , and add these positive peak hold voltage V P and negative peak hold voltage V M at a ratio of 1:1 using resistors R P and R M to calculate the average voltage of both. V T is obtained, and the level comparator 40 compares the levels of the input signal S I through the buffer amplifier 10 using the average voltage V T as a threshold voltage, and outputs the output signal D p of the level comparator 40 as the input signal S I. It extracts data of 1 and 0.
これによると、第３図に示すようにエンベロー
プの変化の周波数が入力信号SIの周波数に対して
十分離れている場合には、エンベロープの変化に
よる影響が打ち消され、入力信号SIの変化点を正
確に検出することができる。 According to this, as shown in Figure 3, if the frequency of the envelope change is sufficiently far away from the frequency of the input signal S I , the influence of the envelope change is canceled out, and the change point of the input signal S I can be detected accurately.
しかしながら、この回路では、信号の変化点を
検出するスレシホールド電圧VTは、すべてその
変化点より前の信号のピークから作られる。 However, in this circuit, the threshold voltage V T for detecting a signal change point is entirely generated from the signal peak before that change point.
そのため、信号周波数に近い周波数のノイズが
あつたり、入力信号SIが磁気テープから再生され
たもので前に記録されたデータを消去せずにいわ
ゆる重ね書きしたものであつたりして、第４図に
示すようにエンベロープの変化の周波数が信号周
波数に近い場合には、信号のピークから変化点ま
での間の信号がドリフトし、その分だけスレシホ
ールド電圧VTがずれ、図のように変化点を正確
に検出することができなくなる。 Therefore, noise with a frequency close to the signal frequency occurs, or the input signal S I is reproduced from a magnetic tape and the previously recorded data is overwritten without erasing it. As shown in the figure, if the frequency of the envelope change is close to the signal frequency, the signal between the peak of the signal and the point of change will drift, and the threshold voltage V T will shift by that amount, resulting in It becomes impossible to accurately detect the change point.
この点にかんがみ、発明者は、さらに第５図に
示すような回路を提案した。 In view of this point, the inventor further proposed a circuit as shown in FIG.
すなわち、バツフアアンプ１０を通じた入力信
号SIを抵抗RZIを通じて遅延線５０に供給して抵
抗RZOの両端に遅延信号SDを得る。遅延線５０の
遅延時間は第６図に示すように入力信号SIの立ち
上がりないし立ち下がりの時間の1/2よりも若干
大きい時間τ1にする。そして、この遅延信号SDを
バツフアアンプ６０を通じてレベル比較器４０に
供給する。 That is, the input signal S I through the buffer amplifier 10 is supplied to the delay line 50 through the resistor R ZI to obtain the delayed signal S D at both ends of the resistor R ZO . As shown in FIG. 6, the delay time of the delay line 50 is set to τ 1 , which is slightly longer than 1/2 of the rising or falling time of the input signal S I. This delayed signal S D is then supplied to the level comparator 40 through the buffer amplifier 60.
一方、正ピークホールド回路７０及び負ピーク
ホールド回路８０には、それぞれ、２個のダイオ
ードD1及びD2を並列に設ける。すなわち、正ピ
ークホールド回路７０及び負ピークホールド回路
８０は、それぞれダイオードD1，D2、抵抗R1、
コンデンサＣ及び抵抗R2で構成する。そして、
バツフアアンプ１０を通じた入力信号SIを正ピー
クホールド回路７０及び負ピークホールド回路８
０のダイオードD1側に供給するとともに、バツ
フアアンプ６０を通じた遅延信号SDを正ピークホ
ールド回路７０及び負ピークホールド回路８０の
ダイオードD2側に供給する。なお、たとえば、
正ピークホールド回路７０のコンデンサＣ及び抵
抗R2の一端は負の直流電圧−EBの与えられる点
に接続し、負ピークホールド回路８０のコンデン
サＣ及び抵抗R2の一端は正の直流電圧＋EBの与
えられる点に接続する。 On the other hand, the positive peak hold circuit 70 and the negative peak hold circuit 80 are each provided with two diodes D 1 and D 2 in parallel. That is, the positive peak hold circuit 70 and the negative peak hold circuit 80 each include diodes D 1 , D 2 , resistor R 1 ,
Consists of capacitor C and resistor R2 . and,
The input signal S I through the buffer amplifier 10 is input to a positive peak hold circuit 70 and a negative peak hold circuit 8.
0 to the diode D 1 side, and also supplies the delayed signal S D through the buffer amplifier 60 to the diode D 2 side of the positive peak hold circuit 70 and the negative peak hold circuit 80. Furthermore, for example,
One end of the capacitor C and the resistor R 2 of the positive peak hold circuit 70 is connected to a point where the negative DC voltage -E B is applied, and one end of the capacitor C and the resistor R 2 of the negative peak hold circuit 80 is connected to the point where the negative DC voltage +E is applied. Connect to the given point in B.
したがつて、正ピークホールド回路７０のダイ
オードD1及びD2は高電位優先回路を構成し、正
ピークホールド電圧VPとして入力信号SIと遅延
信号SDのうちの高電位の方を正ピークホールドし
たものが得られる。また、負ピークホールド回路
８０のダイオードD1及びD2は低電位優先回路を
構成し、負ピークホールド電圧VMとして入力信
号SIと遅延信号SDのうちの低電位の方を負ピーク
ホールドしたものが得られる。 Therefore, the diodes D1 and D2 of the positive peak hold circuit 70 constitute a high potential priority circuit, and select the higher potential of the input signal S I and the delayed signal SD as the positive peak hold voltage V P. A peak-held version is obtained. In addition, diodes D 1 and D 2 of the negative peak hold circuit 80 constitute a low potential priority circuit, and hold the lower potential of the input signal S I and the delayed signal S D as the negative peak hold voltage V M. You get what you get.
そして、この正ピークホールド電圧VP及び負
ピークホールド電圧VMを抵抗RP及びRMで加算し
て両者の平均電圧VTを得、この平均電圧VTをス
レシホールド電圧としてレベル比較器４０に供給
する。なお、抵抗RP及びRMは回路７０及び８０
の動作に影響を及ぼさないように抵抗R2に比べ
て十分大きくする。抵抗R3は信号側とのゲイン
合わせのためのもので、抵抗RP、RMの1/2の値に
する。また、レベル比較器４０としてはシユミツ
トトリガ回路のようにヒステリシスをもつたもの
を用いる。 Then, this positive peak hold voltage V P and negative peak hold voltage V M are added by resistors R P and R M to obtain an average voltage V T of both, and the level comparator uses this average voltage V T as a threshold voltage. 40. Note that resistors R P and R M are connected to circuits 70 and 80.
The resistor R should be sufficiently larger than 2 so as not to affect the operation of the resistor R2. Resistor R3 is for gain matching with the signal side, and its value should be 1/2 of resistors R P and RM . Further, as the level comparator 40, one having hysteresis such as a Schmitt trigger circuit is used.
この第５図の回路によれば、第６図に示すよう
に、遅延信号SDの点ｃを検出するときのスレシホ
ールド電圧は、遅延信号SDの点ａでの値をピーク
ホールドしたものと入力信号SIの点b′での値をピ
ークホールドしたものから作られるので、遅延信
号SDの点ｃの直前、直後の点ａ、ｂでの値を平均
したものにほぼ等しくなる。したがつて、図のよ
うにエンベロープの変化の周波数が信号周波数に
近い場合でも、遅延信号SDの立ち上がりないし立
ち下がりの中間点すなわちデータのエツジを比較
的正確に検出することができる。 According to the circuit of FIG. 5, as shown in FIG. 6, the threshold voltage when detecting point c of the delayed signal S D is a peak hold value of the value at point a of the delayed signal S D. Since it is created by peak-holding the value at point b' of the input signal S I , it is approximately equal to the average of the values at points a and b immediately before and after point c of the delayed signal S D. . Therefore, even if the frequency of the envelope change is close to the signal frequency as shown in the figure, the midpoint between the rising and falling edges of the delayed signal S D , that is, the edge of the data, can be detected relatively accurately.
しかし、この回路でも、図から明らかなよう
に、ピークホールドの放電の傾斜による誤差が生
じるのを避けられず、データのエツジを完全に正
確に検出することはできない。 However, as is clear from the figure, even with this circuit, errors due to the slope of peak-hold discharge cannot be avoided, and data edges cannot be detected completely accurately.
この発明は、この点にかんがみ、ピークホール
ドの放電の影響をまつたく受けずにデータのエツ
ジを正確に検出することができるようにしたもの
である。 In view of this point, the present invention is designed to accurately detect edges of data without being affected by peak hold discharge.
第７図はこの発明の回路の一例で、バツフアア
ンプ１０を通じた入力信号SIを第１の遅延回路と
しての遅延線１００に供給するが、たとえばこの
遅延線１００にタツプを設けて第１段の遅延線１
０１と第２段の遅延線１０２に分ける。そして、
第２の遅延回路としての第１段の遅延線１０１の
遅延時間を上述した入力信号SIの立ち上がりない
し立ち下がりの時間の1/2よりも若干大きい時間
τ1にして、タツプから上述の遅延信号SDを得、こ
の第１の遅延信号SDをレベル比較器４０に供給す
る。 FIG. 7 shows an example of a circuit according to the present invention, in which an input signal S I through a buffer amplifier 10 is supplied to a delay line 100 as a first delay circuit. delay line 1
01 and a second stage delay line 102. and,
The delay time of the first-stage delay line 101 as the second delay circuit is set to τ 1 , which is slightly longer than 1/2 of the rising or falling time of the input signal S I , and the above-mentioned delay from the tap is set. A signal S D is obtained and this first delayed signal S D is supplied to a level comparator 40 .
一方、第２段の遅延線１０２の遅延時間を入力
信号SIの立ち上がりないし立ち下がりの時間の1/
２よりも若干小さい時間τ2にして、第２段の遅延
線１０２の出力側に入力信号SIに対してその立ち
上がりないし立ち下がりの時間だけ遅延した遅延
信号SDDを得る。そして、この第２の遅延信号SDD
をバツフアアンプ６０を通じて第１の遅延信号SD
に代えて高電位優先正ピークホールド回路１１０
及び低電位優先負ピークホールド回路１２０に供
給する。すなわち正ピークホールド回路１１０か
らは正ピークホールド電圧VPとして入力信号SI
と第２の遅延信号SDDのうちの高電位の方を正ピ
ークホールドしたもを得、負ピークホールド回路
１２０からは負ピークホールド電圧VMとして入
力信号SIと第２の遅延信号SDDのうちの低電位の
方を負ピークホールドしたものを得る。 On the other hand, the delay time of the second stage delay line 102 is 1/1/1 of the rising or falling time of the input signal S I.
2 , a delayed signal S DD delayed by the rising or falling time of the input signal S I is obtained at the output side of the second stage delay line 102. Then, this second delayed signal S DD
The first delayed signal S D is passed through the buffer amplifier 60.
High potential priority positive peak hold circuit 110 instead of
and is supplied to the low potential priority negative peak hold circuit 120. In other words, the positive peak hold circuit 110 outputs the input signal S I as the positive peak hold voltage V P
and the second delayed signal SDD , the higher potential is held at its positive peak, and the negative peak hold circuit 120 outputs the input signal SI and the second delayed signal SDD as the negative peak hold voltage VM . The lower potential of the two is obtained by holding the negative peak.
この回路によれば、第８図に示すように、第１
の遅延信号SDの点ｃを検出するときのスレシホー
ルド電圧は、第２の遅延信号SDDの点a″での値を
ピークホールドしたものと入力信号SIの点b′での
値をピークホールドしたものから作られるので、
第１の遅延信号SDの点ｃの直前、直後の点ａ、ｂ
での値を平均したものにまつたく等しくなる。す
なわち、第１の遅延信号SDの立ち上がりないし立
ち下がりを検出するスレシホールド電圧は、その
立ち上がりないし立ち下がりの直前及び直後の
正、負のピーク値を平均したものに等しくなる。
したがつて、データのエツジを完全に正確に検出
することができる。 According to this circuit, as shown in FIG.
The threshold voltage when detecting point c of the second delay signal S D is the peak hold value of the second delay signal S DD at point a'' and the value at point b' of the input signal S I Because it is made from peak held,
Points a and b immediately before and after point c of the first delayed signal S D
It is exactly equal to the average of the values of . That is, the threshold voltage for detecting the rise or fall of the first delayed signal S D is equal to the average of the positive and negative peak values immediately before and after the rise or fall.
Therefore, data edges can be detected with complete accuracy.
このように、この発明によれば、ピークホール
ドの放電の影響をまつたく受けないので、データ
のエツジを正確に検出することができる。しか
も、ピークホールドの放電の影響をまつたく受け
ないので、放電時定数を小さくすることができ、
入力波形に対する追従性がよくなつてピークホー
ルドのホールドミスを起こさない。 As described above, according to the present invention, data edges can be accurately detected because the data is not affected by peak hold discharge. Moreover, since it is not affected by peak hold discharge, the discharge time constant can be reduced.
The ability to follow the input waveform is improved and peak hold errors do not occur.
なお、入力信号が３値の信号の場合には、図示
しないが、２つのレベル比較器を設けるととも
に、正ピークホールド電圧及び負ピークホールド
電圧を別々の比で加算した第１及び第２の加算電
圧を得、一方のレベル比較器で第１の遅延信号を
第１の加算電圧をスレシホールド電圧としてレベ
ル比較してこれより最高値であるか否かのデータ
を抜きとり、他方のレベル比較器で第１の遅延信
号を第２の加算電圧をスレシホールド電圧として
レベル比較してこれより最低値であるか否かのデ
ータを抜きとり、両者から３値のデータを得るよ
うにすればよい。４値以上の信号の場合も同様で
ある。 Note that when the input signal is a three-value signal, two level comparators are provided (not shown), and first and second additions are performed in which the positive peak hold voltage and the negative peak hold voltage are added at different ratios. Obtain the voltage, use one level comparator to compare the level of the first delayed signal with the first added voltage as the threshold voltage, extract data to determine whether it is the highest value, and compare the level of the other one. Compare the levels of the first delayed signal with the second added voltage as the threshold voltage, extract data to determine whether it is the lowest value, and obtain three-value data from both. good. The same applies to signals with four or more values.
第１図はこの発明の説明のための波形図、第２
図はすでに提案した回路の接続図、第３図及び第
４図はその動作の説明のための波形図、第５図は
すでに提案した別の回路の接続図、第６図はその
動作の説明のための波形図、第７図はこの発明の
回路の一例の接続図、第８図はその動作の説明の
ための波形図である。
１０１は第１段の遅延線、１０２は第２段の遅
延線、１１０は高電位優先正ピークホールド回
路、１２０は低電位優先負ピークホールド回路、
４０はレベル比較器である。
Figure 1 is a waveform diagram for explaining this invention, Figure 2 is a waveform diagram for explaining this invention.
The figure is a connection diagram of the circuit already proposed, Figures 3 and 4 are waveform diagrams for explaining its operation, Figure 5 is a connection diagram of another circuit already proposed, and Figure 6 is an explanation of its operation. FIG. 7 is a connection diagram of an example of the circuit of the present invention, and FIG. 8 is a waveform diagram for explaining its operation. 101 is a first stage delay line, 102 is a second stage delay line, 110 is a high potential priority positive peak hold circuit, 120 is a low potential priority negative peak hold circuit,
40 is a level comparator.
Claims (1)
遅延回路と、 上記入力信号を上記第１の所定時間よりも短
く、かつ入力信号の立上りまたは立下り時間の1/
２より大きい第２の所定時間遅延させる第２の遅
延回路と、 上記入力信号と上記第１の遅延回路から出力さ
れる信号とを相互にレベル比較して、その正ピー
クレベルを出力する正ピークホールド回路と、 上記入力信号と上記第１の遅延回路から出力さ
れる信号とを相互にレベル比較して、その負ピー
クレベルを出力する負ピークホールド回路と、 上記正ピークホールド回路及び負ピークホール
ド回路から夫々出力される信号を所定の比率で加
算する加算回路と、 この加算回路から出力される信号と上記第２の
遅延回路から出力される信号とをレベル比較して
出力信号を形成するレベル比較回路とを具備する
ことを特徴とするデータ抜きとり回路。[Scope of Claims] 1. A first delay circuit that delays an input signal for a first predetermined period of time;
a second delay circuit that delays a second predetermined time greater than 2; and a positive peak that compares the levels of the input signal and the signal output from the first delay circuit and outputs the positive peak level. a hold circuit; a negative peak hold circuit that compares the levels of the input signal and the signal output from the first delay circuit and outputs the negative peak level thereof; the positive peak hold circuit and the negative peak hold; an adder circuit that adds the signals respectively output from the circuits at a predetermined ratio; and a level that compares the levels of the signal output from the adder circuit and the signal output from the second delay circuit to form an output signal. A data extraction circuit comprising a comparison circuit.
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15941279A JPS5683125A (en) | 1979-12-07 | 1979-12-07 | Data extracting circuit |
| CA000362575A CA1165825A (en) | 1979-10-26 | 1980-10-16 | Data extracting circuit |
| US06/197,606 US4385328A (en) | 1979-10-26 | 1980-10-16 | Data extracting circuit |
| NL8005789A NL191909C (en) | 1979-10-26 | 1980-10-21 | Circuitry of extracting the binary signal from an analog input signal from binary information. |
| AU63596/80A AU534833B2 (en) | 1979-10-26 | 1980-10-22 | Data extracting circuit |
| GB8034366A GB2062421B (en) | 1979-10-26 | 1980-10-24 | Data extracting circuits thresholding |
| DE19803040424 DE3040424A1 (en) | 1979-10-26 | 1980-10-27 | DATA EXTRACTION CIRCUIT |
| AT0528980A AT370896B (en) | 1979-10-26 | 1980-10-27 | DATA EXTRACTION CIRCUIT |
| FR8022950A FR2469073B1 (en) | 1979-10-26 | 1980-10-27 | DATA EXTRACTOR CIRCUIT, PARTICULARLY FOR MAGNETIC TAPE |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP15941279A JPS5683125A (en) | 1979-12-07 | 1979-12-07 | Data extracting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683125A JPS5683125A (en) | 1981-07-07 |
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ID=15693179
Family Applications (1)
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|---|---|---|---|
| JP15941279A Granted JPS5683125A (en) | 1979-10-26 | 1979-12-07 | Data extracting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683125A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04104891U (en) * | 1991-02-21 | 1992-09-09 | 高砂電器産業株式会社 | slot machine |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517661B2 (en) * | 1989-01-11 | 1996-07-24 | 富士電機株式会社 | Binarization device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4926249A (en) * | 1972-07-06 | 1974-03-08 |
-
1979
- 1979-12-07 JP JP15941279A patent/JPS5683125A/en active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04104891U (en) * | 1991-02-21 | 1992-09-09 | 高砂電器産業株式会社 | slot machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683125A (en) | 1981-07-07 |
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