JPH0225293B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス列形態の入力信号を受ける位相
弁別装置に関する。本発明による装置は例えば、
超音波流量計における、パルス列間の位相不整合
に比例する信号を発生させる位相式自動周波数制
御等に用いられる。また、ラジオ、テレビ受信機
における自動周波数制御等に用いられる。

〔従来技術、および発明が解決しようとする問題点〕

位相弁別装置が技術上知られており（ソ連発明
者証第534031号、分類番号H03K9／04参照）、該
位相弁別装置の一方の入力は基準信号を１連の基
準パルスの形式で受け、かつ、第１の一致回路の
入力の１つに接続された第１の記憶素子の入力の
１つに電気的に接続され、解析されるべき１連の
パルスの形式で解析されるべき信号が供給される
該位相弁別装置の他の入力は電気的に第２の一致
回路の入力の１つに接続された第２の記憶素子の
入力の１つに接続され、該第２の一致回路の出力
は、該第１の一致回路の出力と共に、該位相弁別
装置の出力となる。さらに、該弁別装置は２個の
インバータを含み、１個のインバータの入力は基
準信号が供給される該弁別装置入力に接続され、
他のインバータの入力は解析されるべき信号が供
給される該弁別装置入力に接続され、該インバー
タの出力は第２の記憶素子の入力に接続されてい
る。さらに、該弁別装置において第１および第２
の一致回路の他の入力はそれぞれ第２および第１
の記憶素子の出力に接続されている。

しかし、知られている弁別装置においてはイン
バータにおける信号の時間的遅延のために該イン
バータ出力の１つにパルスが発生し、該パルスの
継続時間は、比較されるパルス列における誤差に
くらべて該インバータにおける遅延時間に等しい
時間だけ相違している。この場合インバータの他
の出力にパルスが発生し、該パルスの幅は該イン
バータの遅延時間に等しい。しかし、これらのパ
ルスは比較されるパルス列における誤差につい
て、真の方向とは逆の方向において信号表示を行
うから、知られている弁別装置の分解能はインバ
ータにおける遅延時間の２倍に等しい値に制限さ
れる。

さらに、知られている弁別装置の回路はその入
力の１つに矩形の基準信号のみが供給されるよう
に設計されており、このため該弁別装置の応用分
野が制限される。

さらに、知られている弁別装置は雑音の影響排
除性が貧弱である。

他の位相弁別装置が知られており（特開昭53−
36452号公報の第３図参照）、該位相弁別装置は１
連のゲートパルスの形式でゲート信号が供給され
かつ電気的に第１および第２の記憶素子のセツト
入力に接続されたさらに他の入力を有する。

しかし、この従来形の位相弁別装置は比較され
るべき基準および試験信号のパルス列の位相が一
致した時に不確実な出力を発生するという不都合
があつた。

その上、各記憶素子における不適当な信号遅延
すなわち遅延時間の相違のためその出力の１つに
発生するパルスの幅が比較されるべきパルス列の
不整合値と遅延時間の相違分だけ相違するという
結果を生ずる。この相違は記憶素子のパラメータ
の変化、例えば温度変化、のため補償することが
困難であるという不都合があつた。

上述の２つの問題点のため前記従来形の位相弁
別装置の分解能は制限を受けている。

該位相弁別装置のゲート信号は記憶素子をスタ
ート位置に戻すためにのみ使用されているため、
該弁別装置は不適当な雑音抵抗を有していた。

本発明の目的は位相応動形自動周波数制御の分
解能を増大させることを可能にする位相弁別装置
を提供することである。

本発明の他の目的は位相弁別装置における雑音
の影響排除性を向上させることにある。

〔問題点を解決するための手段、および作用〕

これらの目的は次のような位相弁別装置を提供
することにより達成されるものであり、本発明に
おいては、位相弁別装置であつて、該位相弁別装
置の１つの入力５が１連の基準パルス群の形式で
基準信号U₀を受信し、かつ第１の一致回路７の
入力の１つ９に接続された第１の記憶素子１の１
つの入力端３に電気的に接続され、一方、他の入
力６は解析されるべき信号U₁を１連の解析され
るべきパルス群の形式で受信し、かつ、第２の一
致回路８の入力の１つ１０に接続された第２の記
憶素子２の１つの入力端４に電気的に接続され、
該第２の一致回路８の出力１９は該第１の一致回
路７の出力１８と同様に該位相弁別装置の出力１
９であり、該位相弁別装置は１連のゲートパルス
の形式でゲート信号U₂が供給される更に別の入
力端１３を備えており、該入力端１３はそれぞれ
第１および第２の記憶素子１，２のセツト入力端
１４，１５に電気的に接続されているものであ
り、第１および第２の記憶素子は、前記他の入力
端に入力されるべきゲート信号のパルス期間内に
前記１つの入力端に入力された基準信号または解
析されるべき信号の前縁によつてその出力が反転
されその状態をゲート信号のパルス期間が終了す
るまで継続するものであつて、基準信号U₀が供
給される該弁別装置の入力端５は、第２の一致回
路８の別の入力端１２と電気的に接続され、一方
解析されるべき信号U₁が供給される該位相弁別
装置の入力端６は、該第１の一致回路７の別の入
力端１１に電気的に接続され、その場合にゲート
信号U₂が供給される該弁別装置の入力端１３は
それぞれ第１および第２の一致回路７，８の入力
端１６，１７にまた電気的に接続され、１連のゲ
ートパルスからの各ゲートパルスは、該基準信号
U₀を構成する１連の基準パルス群からの各基準
パルスの立上り区間を内部に包含することを特徴
とするパルス列形態の入力信号を受ける位相弁別
装置が提供される。

本発明による装置においては、基準および解析
される信号の比較されるパルス列の不整合の真の
時間を決定することが可能になり、それにより位
相弁別装置の分解能が増大する。

さらに、本発明による装置は、基準および解析
されるべき信号の比較されるパルス列の位相差が
ゼロに等しいとき位相弁別装置の出力に同じ時間
長をもつ短いパルスが同時的に存在するように
し、このことは、位相応動形自動周波数制御シス
テムの作動装置の連続的動作を提供し、そしてこ
のことは位相弁別装置の分解能を改善する。

さらに、本発明による装置は、選択されたパル
ス列についての位相応動形自動周波数制御を提供
し、それによりシステムにおける雑音の影響排除
性を改善する。

〔実施例〕

本発明を添付の図面を参照して実例により説明
する。

本発明の位相弁別装置は２個のRS形又はＤ形
等のトリガ回路等であらわされ得る記憶素子１，
２（第１図）を具備し、該記憶素子のそれぞれの
入力３，４は基準信号U₀を受ける弁別装置入力
５および解析されるべき信号U₁を受ける弁別装
置入力６である。記憶素子１および２の出力には
一致回路７および８が該一致回路のそれぞれの入
力９および１０を介して接続されている。それぞ
れの一致回路７および８の他の入力１１および１
２はそれぞれ弁別装置入力６および５に接続され
ている。該弁別装置はゲート信号U₂を受けるた
めの、および、それぞれ記憶素子１および２のセ
ツト入力１４および１５に、かつ、それぞれ一致
回路７および８の入力１６および１７に接続され
た、入力１３を有する。そして、この記憶素子
は、セツト入力１４および１５に入力されたゲー
ト信号のパルス期間内に弁別装置入力５および６
に入力された基準信号U₀および解析されるべき
信号U₁の前縁によつてその出力が反転されその
状態をパルス期間の終了まで継続するものであ
る。

該位相弁別装置は次のように動作する。位相弁
別装置の入力１３（第１図）にゲート信号U₂（第
２図１に示される）がない場合には記憶素子１，
２は該当のセツト入力１４および１５により単位
バイアス状態に設定される。基準信号U₀（第２図
２）および解析されるべき信号U₁（第２図３）が
位相弁別装置の該当の入力および６（第１図）、
したがつて記憶素子１および２のそれぞれの入力
３および４に到達すると、これらの記憶素子１お
よび２はゼロ状態に設定される。この場合、記憶
素子１および２はセツト入力１４および１５によ
り優先的に動作する。

ゲート信号U₂（第２図１）が位相弁別装置の入
力１３（第１図）に印加されると、記憶素子１，
２は動作の用意がされ、この場合に記憶素子１，
２の入力１４および１５に信号が印加され、該信
号はこれらの記憶素子への情報の記憶を許容する
のであり、かつゲート信号U₂（第２図１）はそれ
ぞれ一致回路７，８に入力１６，１７（第１図）
において入力を許容する。さらに、記憶素子１お
よび２はゲート信号U₂（第２図）がない場合に単
位状態に設定されているので、記憶素子１および
２からそれぞれの一致回路７および８の入力９お
よび１０許容信号が供給される。

本発明による装置においては、信号の１つ、例
えば基準信号U₀（第２図２）が、基準信号U₀（第
２図２）の基準パルス列の各々の基準パルスの前
縁がゲート信号U₂（第２図１）を構成するゲート
パルス列からゲートパルス内に包含するように、
ゲート信号U₂（第２図１）と組合わされる。

比較される信号の位相不整合の３つの相異なる
状態における弁別装置の動作が、下記のように考
察される。

位相弁別装置の第１の動作状態においては、解
析されつつある信号U₁と基準信号U₀の間に大な
る位相不整合の値が存在し、さらに該信号U₁の
パルス２０はゲート信号からはずれている。

位相弁別装置の第１の動作状態において、すな
わち、解析されつつある信号U₁のパルス２０
（第２図３）が基準信号U₀の基準パルス２１（第
２図２）から遅れている場合は、基準パルス２１
（第２図２）の到達の瞬間には記憶素子２（第１
図）の出力において第２図４に示される従前に設
定されたバイアスユニツトの状態が保持される。
それは、パルス２０の時間内にはゲート信号U₂
が存在しないからである。

基準パルス２１（第２図２）が一致回路８の入
力１２（第１図）に印加されると、該一致回路の
出力１９（第１図）に、解析されつつある信号
U₁が基準信号U₀のパルス２１（第２図２）から
遅れていることを示す遅延パルス２３（第２図
５）が発生する。

雑音の影響排除性を増大させるために、本発明
に従い、パルス２３（第２図５）の継続時間は一
致回路８の入力１７（第１図）に印加されるゲー
トパルス２２（第２図１）により制限される、即
ち不整合の値が大きいときはパルス２３（第２図
５）の継続時間は固定される。

位相弁別装置の第２の動作状態においては、す
なわち、解析されつつあるパルス２５（第２図
３）が基準パルス２６（第２図２）から小なる遅
延値だけ遅延しているとき（第２図１に示される
ゲートパルス２４の範囲内にある）の位相弁別装
置の動作状態において、一致回路８の出力１９
（第１図）における基準信号U₀のパルス２６（第
２図２）に対する解析されつつある信号U₁のパ
ルス２５の遅れを示す遅延パルス２７（第２図
５）の継続時間は不整合値に等しくなるが、それ
は、記憶素子２の入力４（（第１図）に供給され
る解析されつつあるパルス２５（第２図３）の前
縁で該記憶素子がゼロ状態（第２図４）に変化さ
せられるからである。このように、一致回路８を
通つての基準パルス２６（第２図２）の通過は禁
止される。

位相弁別装置のこの第２の動作状態において
は、一致回路７の出力１８（第１図）、したがつ
て弁別装置出力、には信号が発生しない。

位相弁別装置の第３の動作状態においては、す
なわち、解析されつつあるパルス２８（第２図
３）が基準パルス２９（第２図２）より進んでい
る場合には、記憶素子１（第１図）の出力は、パ
ルス２８（第２図３）の到達の時点まではユニツ
トの状態（第２図６）にバイアスされている。ゲ
ートパルス３０（第２図１）が一致回路７の入力
１６（第１図）に印加されると、該一致回路の出
力１８に、解析されるべきパルス２８（第２図
３）が基準パルス２９（第２図２）より進んでい
ることを示すパルス３１（第２図７）が発生す
る。この場合において、パルス３１（第２図７）
の前縁はパルス２８（第２図３）の前縁と一致す
る。パルス３１（第２図７）の後縁は、パルス２
９（（第２図２）の前縁と一致し、該パルス２９
は入力３に第２図６により記憶素子１（第１図）
をゼロにバイアスする。したがつて、一致回路７
の入力１１（第１図）に供給される解析されつつ
あるパルス２８（第２図３）のそれ以後の通過が
禁止され、すなわち、一致回路７の出力１８（第
１図）におけるパルスの継続時間は基準パルス２
９（第２図２）と解析これつつあるパルス２８
（第２図３）との間の不整合値に等しくなる。こ
の場合、一致回路８の出力１９（第１図）にはパ
ルスは発生しないが、それは先行の解析されつつ
あるパルス２８（第２図３）の到達により記憶素
子２（第１図）は、基準パルス２９（第２図２）
の前縁の到達前に、ゼロ状態（第２図４）に設定
されるからである。したがつて、一致回路８（第
１図）を通つて基準パルス２９（第２図２）の通
過は禁止される。ゲートパルス３０（第２図１）
の動作が終了したとき、記憶素子１，２（第１
図）は再びそれらの初期状態に設定される。

このように、解析されるべき信号U₁（第２図
３）が位相において基準信号U₀（第２図２）から
遅れているか、または該信号に対してゲート信号
U₂（第２図１）の範囲内で進んでいる時は、それ
ぞれ該当する回路８および７の出力１９および１
８（第１図）において遅延パルス２７（第２図
５）および先行パルス３１（第２図７）が発生す
る。この場合、パルス２７（第２図５）および３
１（第２図７）の継続時間は解析されるべき信号
U₁（第２図３）と基準信号U₀（第２図２）の間の
位相差に比例する。

解析されるべき信号U₁（第２図３）の継続時間
がゲート信号U₂（第２図１）の範囲内に存在しな
いときは、一致回路８の出力１９（第１図）に
は、基準パルス２１（第２図２）の前縁からゲー
トパルス２２（第２図１）の後縁までの継続時間
を有するパルス２３（第２図５）、すなわち最大
継続時間を有するパルスが発生し、このパルス２
３（第２図５）は位相検知に用いられる。

したがつて、本件発明による位相弁別装置にお
いては、例えば、選択されたシーケンスのパルス
を発生する検査されつつある発振器（図示せず）
の位相応動形自動周波数制御が、ゲートパルス列
を基準信号として供給される１連のコヒーレント
なパルス列の１つと整合させることにより実行さ
れる。

本発明は技術的および経済的な利益を有する
が、それは本発明においては技術的パラメータの
改善が簡単なかつ信頼性のある回路と組合わされ
ているからである。

【図面の簡単な説明】

第１図は本発明に係る位相弁別装置の概略的回
路を示す図、第２図は、第１図に示される位相弁
別装置における各部の信号の時間的変化を示す図
である。 １，２…記憶素子、３…記憶素子１の入力、４
…記憶素子２の入力、５，６…位相弁別装置の入
力、７，８…一致回路、９…一致回路７の入力、
１０…一致回路８の入力、１１…一致回路７の入
力、１２…一致回路８の入力、１３…位相弁別装
置の入力、１４…記憶素子１の入力、１５…記憶
素子２の入力、１６…一致回路７の入力、１７…
一致回路８の入力、１８…一致回路７の入力、１
９…一致回路８の入力、U₀…基準信号、U₁…解
析されるべき信号、U₂…ゲート信号。

Claims (1)

1. 【特許請求の範囲】 １ 位相弁別装置であつて、該位相弁別装置の１
   つの入力５が１連の基準パルス群の形式で基準信
   号U₀を受信し、かつ第１の一致回路７の入力の
   １つ９に接続された第１の記憶素子１の１つの入
   力端３に電気的に接続され、一方、他の入力６は
   解析されるべき信号U₁を１連の解析されるべき
   パルス群の形式で受信し、かつ、第２の一致回路
   ８の入力の１つ１０に接続された第２の記憶素子
   ２の１つの入力端４に電気的に接続され、該第２
   の一致回路８の出力１９は該第１の一致回路７の
   出力１８と同様に該位相弁別装置の出力１９であ
   り、該位相弁別装置は１連のゲートパルスの形式
   でゲート信号U₂が供給される更に別の入力端１
   ３を備えており、該入力端１３はそれぞれ第１お
   よび第２の記憶素子１，２の他の入力端１４，１
   ５に電気的に接続されているものであり、第１お
   よび第２の記憶素子は、前記他の入力端に入力さ
   れるゲート信号のパルス期間内に前記１つの入力
   端に入力された基準信号または解析されるべき信
   号の前縁によつてその出力が反転されその状態を
   ゲート信号のパルス期間が終了するまで継続する
   ものであつて、 基準信号U₀が供給される該弁別装置の入力５
   は、第２の一致回路８の別の入力端１２と電気的
   に接続され、一方解析されるべき信号U₁が供給
   される該位相弁別装置の入力端６は、該第１の一
   致回路７の別の入力端１１に電気的に接続され、
   その場合にゲート信号U₂が供給される該弁別装
   置の入力端１３はそれぞれ第１および第２の一致
   回路７，８の入力端１６，１７にまた電気的に接
   続され、１連のゲートパルスからの各ゲートパル
   スは、該基準信号U₀を構成する１連の基準パル
   ス群からの各基準パルスの立上り区間を内部に包
   含することを特徴とするパルス列形態の入力信号
   を受ける位相弁別装置。