JPH0225567B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はビツト数（ビツト幅）が可変な高速デ
ジタル・パターンを発生するパターン発生器に関
する。

〔発明の背景〕

ランダム・ロジツク集積回路（IC）、ロジツ
ク・メモリIC等のロジツク回路を試験するのに
デジタル（ロジツク）・パターン発生器を用いて
いる。

従来のパターン発生器の１つは、試験に必要な
所定のデジタル・パターンをメモリに記憶し、こ
の記憶したデジタル・パターンを順次読出した。
よつてパターンの周波数はメモリICの読出し速
度に制限された。ところがロジツク回路が複雑に
なるにしたがつて、非常に多くのパターンを必要
とし、またロジツク回路の動作速度が速くなるに
したがつて、高速のパターンが必要となつた。し
かし、大容量で高速動作のメモリが存在しないた
め、この従来のパターン発生器により高速パター
ンを発生する場合に、小容量かつ高価な高速メモ
リを数多く用いる必要があり、パターン発生器全
体が高価かつ大型となつた。

これらの欠点を解決した従来のパターン発生器
にインタリーブ方式を採用したものがある。これ
は所定のデジタル・パターンを記憶した複数のメ
モリを、異なる位相で順次読出し、位相に応じて
複数のメモリからの出力信号を選択している。よ
つて、最終的なデジタル・パターンの周波数は各
メモリの読出し周波数よりも高くなり、低速メモ
リを用いて高速パターンを発生できる。しかし、
このインタリーブ方式では、低速メモリを用いて
更に高速のデジタル・パターンを発生するには、
メモリの数を増さなければならずパターン発生器
が大型かつ高価となつてしまう。また用途に応じ
て、デジタル・パターンのビツト幅、即ちビツト
数を変更できなかつた。

〔発明の目的〕

したがつて、本発明の目的は、インタリーブ方
式の欠点を改善し、更に高速でビツト数が可変の
デジタル・パターンを発生するデジタル・パター
ン発生器の提供にある。

〔発明の概要〕

本発明のデジタル・パターン発生器は、インタ
リーブ方式を採用して、所定のデジタル・パター
ンを記憶した第１及び第２メモリの選択した一方
から複数ビツト数の並列デジタル・パターンを得
ている。また、この並列デジタル・パターンをシ
フト・レジスタにロードし、このシフト・レジス
タを並列入力／直列出力型として動作させること
により、デジタル・パターンを一層高速にしてい
る。更にメモリからの並列デジタル・パターンを
シフト・レジスタにより並列／直列変換する際
に、１回のロード動作当り、何回シフト動作をす
るかによつてデジタル・パターンのビツト数を制
御している。よつて、低速メモリを用いて、イン
タリーブ方式よりも高速で、かつビツト数が可変
のデジタル・パターンが得られる。

〔発明の実施例〕

以下、添付図を参照して本発明の好適な実施例
を説明する。第１図は本発明の第１実施例のブロ
ツク図であり、第２図は第１図のブロツク図の動
作を説明するためのタイミング図である。第１ア
ドレス・カウンタ１０及び第２アドレス・カウン
タ１２は制御手段であるタイミング及び制御回路
（以下単に制御回路という）１４からのクロツク
信号０／１及び０／２を夫々計数する。これらクロツ
ク信号０／１及び０／２の位相は180度異なつている
ため、アドレス・カウンタ１０及び１２からの第
１及び第２アドレス信号AD１及びAD２（４ビ
ツト）の位相も180度異なつている。第１メモリ
１６及び第２メモリ１８は夫々所定の４ビツト並
列デジタル・パターンを記憶しており、アドレス
信号AD１及びAD２に応じて、180度位相の異な
つた４ビツトのデジタル・パターンDT１及び
DT２をマルチプレクサ２０に供給する。このマ
ルチプレクサ２０は制御回路１４からの制御信号
に応じて、デジタル・パターンDT１及びDT２
の各々の後半部分を選択し、出力信号MUXを発
生する。よつてマルチプレクサ２０がデジタル・
パターンDT１及びDT２の各々の後半部分を選
択するまでの前半部分を、メモリ１６及び１８の
応答時間（アドレス信号を受けてからデジタル・
パターンを発生するまでの時間）に利用できるた
め、低速メモリを利用できる。この実施例ではメ
モリが２個のため、マルチプレクサ２０の切換周
波数はクロツク信号０／１及び０／２の周波数の２倍
である。ここまでの構成及び動作は従来のインタ
リーブ方式と同様である。なお、第１図におい
て、数字を付した接続線は複数の接続線から成
り、数字が構成する接続線の数を示す。また第２
図において、Ｄ１〜Ｄ１２の各々はデジタル・パ
ターンの各ビツトを示し、各ブロツクの応答時間
も考慮している。

本発明では、マルチプレクサ２０により選択さ
れたメモリ１６又は１８からの並列デジタル・パ
ターンMUXをシフト・レジスタ２２に供給して
いる。この実施例ではデジタル・パターンMUX
が４ビツトなので、シフト・レジスタ２２を４個
のフリツプ・フロツプＦ１〜Ｆ４等から構成し、
その並列出力を出力端子２４〜３０に接続する。

出力デジタル・パターンが１ビツトの場合は、
出力端子２４を用い、マルチプレクサ２０がメモ
リ１６及び１８を切換える間にシフト・レジスタ
２２は３回のシフトを行なつてデジタル・パター
ンＳ／R1を発生する。即ち、制御回路１４の制
御により、マルチプレクサ２０がメモリ１６を選
択すると、シフト・レジスタ２２は４ビツト・パ
ターンMUX（Ｄ１〜Ｄ４）をロードする（Ｆ１
〜Ｆ４にＤ１〜Ｄ４を夫々ロードする）。シフ
ト・レジスタ２２の応答時間経過後、出力端子２
４にＤ１が発生する。次にシフト・レジスタ２２
が順次シフト動作をすることにより出力端子２４
にＤ２，Ｄ３及びＤ４が順次発生する。よつて、
シフト・レジスタ２２の動作周波数はマルチプレ
クサ２０の切換周波数の４倍（MUXが４ビツト
だから）、即ちクロツク周波数０／１及び０／２の８
倍であり、４クロツクで１動作サイクル（第１ク
ロツク時にロード動作、第２〜第４クロツク時に
シフト動作）となる。マルチプレクサ２０がメモ
リ１８を選択すると、MUXはＤ５〜Ｄ８とな
り、シフト・レジスタ２２はMUXをロード後、
シフト動作を行ない、出力端子２４にＤ５〜Ｄ８
を順次出力する。以後、上述の動作を繰返す。よ
つて端子２４のデジタル・パターンのビツト数は
MUXの４分の１となるが、その周波数はMUX
の４倍となる。また、このデジタル・パターンの
ビツト長はメモリ１６及び１８の全記憶容量まで
拡張できる。

出力デジタル・パターンが２ビツトの場合は、
出力端子２４及び２８を用い、マルチプレクサ２
０がメモリ１６及び１８を切換える間にシフト・
レジスタは１回のシフトを行なつて、端子２４及
び２８にデジタル・パターンＳ／R2及びＳ／R3
を夫々発生する。即ち、シフト・レジスタ２２の
動作周波数はクロツク周波数０／１及び０／２の４倍
であり、第１クロツク時にロード動作を行ない第
２クロツク時にシフト動作を行なう２クロツク１
動作サイクルとなる。よつて出力デジタル・パタ
ーンの周波数はMUXの２倍になる。

出力デジタル・ビツトが４ビツトの場合、シフ
ト・レジスタ２２は、マルチプレクサ２０の切換
に同期したロード動作のみを行ない、単なるバツ
フアとして作用する。よつて、出力端子２４〜３
０に発生するデジタル・パターンはMUXと同じ
である。なお、マルチプレクサ２０及びシフト・
レジスタ２２の制御信号は各前段における応答時
間を考慮してある点に留意されたい。したがつ
て、本発明によればインタリーブ方式よりもデジ
タル・パターンは高速となり、かつビツト数
（幅）を容易に制御できる。

第３図は本発明の第２実施例のブロツク図であ
る。タイミング及び制御回路（制御手段）１４
は、バス（データ線、アドレス線、制御線を含
む）３２により発振周波数の制御されるクロツク
発生器３４、このクロツク発生器３４からのクロ
ツク信号を分周する２分の１分周器３６，３８及
び４０、シフト・レジスタ２２のロード動作及び
シフト動作を制御するカウンタ４２、バス３２の
制御信号をラツチしてカウンタ４２のプリセツト
端子Ｐに供給するラツチ回路４４を含んでいる。
なお、バス３２にはマイクロプロセツサの如き中
央処理装置（CPU）５２、制御プログラム等を
記憶したリード・オンリ・メモリ（ROM）５
４、一時記憶回路として働くランダム・アクセ
ス・メモリ（RAM）５６、種々の制御入力する
キーボード５８を接続しており、上述のクロツク
周波数もキーボード５８により制御される。また
カウンタ４２のキヤリ・アウトＣがそのロード端
子Ｌに接続しているので、キヤリ・アウトの発生
周期もキーボード５８により制御できる。

アドレス・カウンタ１０は分周器４０の出力信
号を計数して、計数出力をアドレス信号（４ビツ
ト）としてラツチ回路４６及び４８に供給する。
一方、カウンタ１０のキヤリ・アウトＣをそのロ
ード端子Ｌに供給しているので、キヤリ・アウト
が発生する毎にラツチ回路５０の出力信号（４ビ
ツト）をラツチする。よつて、カウンタ１０の発
生するアドレス信号の範囲をキーボード５８によ
り制御できる。分周器３８の出力信号は遅延回路
６０を介して差動出力バツフア６２に供給し、そ
の非反転出力信号をノア・ゲート６４及び６６
に、また反転出力信号をノア・ゲート６８に供給
する。ノア・ゲート６４はノア・ゲート６６及び
６８の遅延時間を補償する単なるインバータとし
て作用し、ラツチ回路４６のラツチ動作を制御す
る。ノア・ゲート６６及び６８はバス３２からの
制御信号Ｃ１及びＣ２を夫々受け、それらの出力
信号はワイヤード・オアされ、ラツチ回路４８の
ラツチ動作を制御する。増幅器６２の出力クロツ
ク周波数はカウンタ１０の入力クロツク周波数の
２倍なので、制御信号Ｃ１及びＣ２が夫々「高」
及び「低」とすると、ラツチ回路４６及び４８は
カウンタ１０の出力信号を180度の位相差でラツ
チする。よつて、180度の位相差を有するアドレ
ス信号を発生できる。また制御信号Ｃ１及びＣ２
が夫々「低」及び「高」の場合、ラツチ回路４６
及び４８はカウンタ１０からのアドレス信号を同
時にラツチする。なお、遅延装置６０はラツチ回
路４６及び４８におけるカウンタ１０の出力信号
及びラツチ信号のタイミングを調整する。

メモリ１６及び１８はアドレス端子Ａにラツチ
回路４６及び４８からの４ビツト・アドレス信号
を夫々受け、入力データ端子Ｉにバス３２からの
４ビツト・データを受け、書込み／読出し制御端
子Ｗ／Ｒにバス３２からの書込み／読出し制御信
号を受け、イネーブル端子Ｅに分周器３８の出力
信号をイネーブル信号として受ける。遅延装置７
０はメモリ１６及び１８に供給されるアドレス信
号とイネーブル信号とのタイミングを調整し、イ
ンバータ７２はメモリ１６及び１８がアドレス信
号に同期して交互にイネーブルされるようにす
る。メモリ１６及び１８の４ビツト・デジタル・
パターンはワイヤード・オアされて、シフト・レ
ジスタ２２に供給される。このシフト・レジスタ
２２はロード・シフト制御端子Ｌ／Ｓにタイミン
グ調整用遅延装置７４を介してカウンタ４２のキ
ヤリ・アウトＣを受け、クロツク端子にタイミン
グ調整用遅延装置７６を介してクロツク発生器３
４の出力クロツクを受ける。第３図の実施例では
第１図の実施例と異なり、アドレス・カウンタが
１個であり、またメモリ１６及び１８の出力側に
マルチプレクサが配置されていない点（マルチプ
レクサを用いる代りにメモリ１６及び１８を交互
にイネーブルしている。）に留意されたい。

メモリ１６及び１８にキーボード５８の制御に
応じた所定パターンを記憶させるには、これらメ
モリを書込みモードとし、バス３２からのクロツ
ク信号を分周器３８の出力側にワイヤード・オア
結合を介して供給する。バス３２からの２クロツ
ク毎にカウンタ１０がアドレス信号を変化し、メ
モリ１６及び１８は１クロツク毎にイネーブルさ
れる。よつて、１クロツク毎にバス３２からデジ
タル・データをメモリ１６及び１８に供給すれば
よい。

メモリ１６及び１８に記憶したデジタル・パタ
ーンを出力するには、これらメモリを読出しモー
ドとし、制御信号Ｃ１及びＣ２を「高」及び
「低」とする。またキーボード５８により１ビツ
ト出力か、２ビツト出力か又は４ビツト出力かを
選択する。１ビツト出力の場合、CPU５２はラ
ツチ４４に１をロードするので、カウンタ４２は
クロツク発生器３４からのクロツク信号が４サイ
クル毎にパルスを発生し、ロード信号としてシフ
ト・レジスタ２２に供給する。２ビツト出力及び
４ビツト出力の場合は、夫々２及び４をラツチ４
４にロードし、クロツク信号の２サイクル及び１
サイクル毎にロード信号をシフト・レジスタ２２
に供給する。その他の動作は第１図の実施例と同
様である。なお、ラツチ回路４６及び４８に供給
するラツチ信号及びメモリ１６及び１８へのイネ
ーブル信号は、クロツク発生器３４のクロツク信
号を分周したものなので、仮えクロツク周波数を
変化させてクロツク信号の衝撃係数（デユテイ・
フアクタ）が50％以外に変化しても、制御信号Ｃ
１及びＣ２が「高」及び「低」の場合、ラツチ回
路及びメモリの動作は常に180度の位相差となる。

この実施例では、自己診断を行なうために、オ
ープン・コレクタ型式の比較器７８及び８０、バ
ス３２からの制御信号に応じて比較器７８及び８
０の反転入力端にしきい値レベルを供給する回路
８２を含んでいる。比較器７８の非反転入力端を
出力端子２４に接続し、比較器７８及び８０の出
力端を抵抗器及びバス３２に共通接続する。メモ
リ１６及び１８の内容を検査するには、パターン
発生器を１ビツト出力モードにし、比較器７８に
最適なしきい値を加える。また比較器８０のしき
い値は比較器８０の出力段トランジスタが常にオ
フ状態になるようにする。よつて出力端子２４の
ロジツク状態のみがバス３２を介してCPU５２
により診断される。メモリ１６及び１８の出力信
号の合計は８ビツトにもかかわらず、１ケ所のみ
から検査信号を取出すのみで、これらメモリの全
内容を診断できる点に留意されたい。この診断の
際には、所定規則の繰返しパターン、例えば
「１」、「０」の繰返しパターンをメモリに記憶さ
せ、それらの出力が所定規則に従つているか否か
により診断を行なう。また所定パターンをメモリ
１６及び１８、並びにRAM５６に記憶させ、そ
れらの記憶内容を比較してもよい。比較器８０の
非反転入力端はカウンタ１０等、他の適当な回路
に接続し、その部分の診断を行なうのに利用す
る。

〔発明の効果〕

上述の如く本発明によれば、インタリーブ方式
よりも、出力デジタル・パターンを高速にできる
と共に、出力デジタル・パターンのビツト数
（幅）を容易に可変できる。

〔実施例の変更〕

本発明の好適な実施例について上述したが、当
業者には本発明の要旨を逸脱することなく種々の
変更が可能なことが理解できよう。例えば、第３
図において、メモリ１６，１８及びシフト・レジ
スタ２２を含むパターン発生部８４を複数個設
け、これらを単一のタイミング及び制御回路１４
により制御してデジタル・パターンのビツト数を
増やしてもよい。またこの際、各パターン発生部
８４のシフト・レジスタ２２の上位出力ビツト
（MSB）を次のパターン発生部のシフト・レジス
タの下位入力ビツト（LSB）に接続してもよい。
更に、メモリやシフト・レジスタのビツト数は任
意でよいし、メモリにはRAM等が利用できる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロツク図、第
２図は第１図のブロツク図の動作を説明するため
のタイミング図、第３図は本発明の第２実施例の
ブロツク図である。 １４：制御手段、１６，１８：メモリ、２２：
シフト・レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 所定のデジタル・パターンを記憶した第１及
   び第２メモリと、 該第１及び第２メモリの順次選択した１つから
   の複数ビツトの並列デジタル・パターンが供給さ
   れるシフト・レジスタと、 該シフト・レジスタのロード動作及びシフト動
   作並びに上記第１及び第２メモリの選択動作を制
   御する制御手段と を具え、該制御手段は、 上記第１及び第２メモリの１つを順次選択し、
   上記シフト・レジスタが上記選択されたメモリか
   らの並列デジタル・パターンをロードする動作を
   繰返し制御するか、 または、上記第１及び第２メモリの１つを順次
   選択し、上記シフト・レジスタが上記選択された
   メモリからの並列デジタル・パターンをロード
   し、上記シフト・レジスタが該シフト・レジスタ
   のビツト数未満の所定ビツト数だけシフトを行な
   う動作を繰返し制御し、 上記シフト・レジスタがシフト動作を行わない
   か、上記シフト・レジスタがシフト動作を行う際
   のシフト動作のビツト数に応じて、上記シフト・
   レジスタからのデジタル・パターンの幅のビツト
   数を制御することを特徴とするデジタル・パター
   ン発生器。