JPH0233188B2 - - Google Patents
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- JPH0233188B2 JPH0233188B2 JP58055489A JP5548983A JPH0233188B2 JP H0233188 B2 JPH0233188 B2 JP H0233188B2 JP 58055489 A JP58055489 A JP 58055489A JP 5548983 A JP5548983 A JP 5548983A JP H0233188 B2 JPH0233188 B2 JP H0233188B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
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- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Devices For Executing Special Programs (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プログラムのうち入れ子構造のルー
プを構成する部分、特に内部ループに領域不変ベ
クトルをロードするためのベクトル・ロード命
令、領域不変ベクトル演算するためのベクトル演
算命令および領域不変ベクトルをストアするため
のベクトル・ストア命令を有する入れ子構造のル
ープを構成する部分を最適化する領域不変ベクト
ルの割付方式に関するものである。
プを構成する部分、特に内部ループに領域不変ベ
クトルをロードするためのベクトル・ロード命
令、領域不変ベクトル演算するためのベクトル演
算命令および領域不変ベクトルをストアするため
のベクトル・ストア命令を有する入れ子構造のル
ープを構成する部分を最適化する領域不変ベクト
ルの割付方式に関するものである。
第１図はベクトル命令を実行する計算機システ
ムの概要を示すものであつて、MSUは主記憶装
置、MCUは記憶制御ユニツト、VPはベクトル・
プロセツサ、CHPはチヤネル・プロセツサ、DA
はDASDをそれぞれ示している。
ムの概要を示すものであつて、MSUは主記憶装
置、MCUは記憶制御ユニツト、VPはベクトル・
プロセツサ、CHPはチヤネル・プロセツサ、DA
はDASDをそれぞれ示している。
ベクトル・プロセツサVPは、メモリ・アクセ
ス・パイプライン、加減算パイプライン、乗算パ
イプライン、除算パイプライン及びマスク・パイ
プラインを有している。ベクトル・プロセツサ
VPがメモリ・アクセス要求を発行すると、記憶
制御ユニツトMCUはこのメモリ・アクセス要求
を実行する。
ス・パイプライン、加減算パイプライン、乗算パ
イプライン、除算パイプライン及びマスク・パイ
プラインを有している。ベクトル・プロセツサ
VPがメモリ・アクセス要求を発行すると、記憶
制御ユニツトMCUはこのメモリ・アクセス要求
を実行する。
第２図はベクトル・プロセツサVPのレジス
タ・アーキテクチヤを示すものであつて、FRO
ないしFRngは汎用レジスタ、VR0ないしVRnv
はベクトル・レジスタ、MR0ないしMRnvはマ
スク・レジスタ、VLはベクトル長をそれぞれ示
している。ベクトル・レジスタVR0ないしVRnv
のそれぞれは、演算ベクトルを格納するものであ
り、マスク・レジスタMR0ないしMRnvのそれ
ぞれはマスク・ベクトルを格納するものである。
ベクトル長レジスタVLには、演算ベクトル長が
セツトされる。１回のベクトル長の設定で動作可
能なベクトル命令範囲をVL制御範囲という。VL
制御範囲で使用する最大のベクトル・レジスタ数
をビジー数というが、ベクトル・レジスタの個数
とベクトル・レジスタの長さ（要素数）は、ビジ
ー数で相違する。例えば、ビジー数が１ないし８
の場合は、全ベクトル・レジスタは長さ1024の８
個のベクトル・レジスタに分割される。なお、全
ベクトル・レジスタは1024×８個のエレメントを
有し、１エレメントは８バイトである。ビジー数
が９ないし16の場合には全ベクトル・レジスタは
長さ512の16個のベクトル・レジスタに分割され、
ビジー数が17ないし32の場合には全ベクトル・レ
ジスタは長さ256の32個のベクトル・レジスタに
分割され、ビジー数が33ないし64の場合には全ベ
クトル・レジスタは長さ128の64個のベクトル・
レジスタに分割され、ビジー数が65ないし128の
場合には全ベクトル・レジスタは長さ64の128個
のベクトル・レジスタに分割され、ビジー数が
129以上の場合には全ベクトル・レジスタは長さ
32の256個のベクトル・レジスタに分割される。
ビジー数は、或る演算を行う場合に幾つのベクト
ル・レジスタを必要とするかを示すものであつ
て、コンパイラによつて決定される。
タ・アーキテクチヤを示すものであつて、FRO
ないしFRngは汎用レジスタ、VR0ないしVRnv
はベクトル・レジスタ、MR0ないしMRnvはマ
スク・レジスタ、VLはベクトル長をそれぞれ示
している。ベクトル・レジスタVR0ないしVRnv
のそれぞれは、演算ベクトルを格納するものであ
り、マスク・レジスタMR0ないしMRnvのそれ
ぞれはマスク・ベクトルを格納するものである。
ベクトル長レジスタVLには、演算ベクトル長が
セツトされる。１回のベクトル長の設定で動作可
能なベクトル命令範囲をVL制御範囲という。VL
制御範囲で使用する最大のベクトル・レジスタ数
をビジー数というが、ベクトル・レジスタの個数
とベクトル・レジスタの長さ（要素数）は、ビジ
ー数で相違する。例えば、ビジー数が１ないし８
の場合は、全ベクトル・レジスタは長さ1024の８
個のベクトル・レジスタに分割される。なお、全
ベクトル・レジスタは1024×８個のエレメントを
有し、１エレメントは８バイトである。ビジー数
が９ないし16の場合には全ベクトル・レジスタは
長さ512の16個のベクトル・レジスタに分割され、
ビジー数が17ないし32の場合には全ベクトル・レ
ジスタは長さ256の32個のベクトル・レジスタに
分割され、ビジー数が33ないし64の場合には全ベ
クトル・レジスタは長さ128の64個のベクトル・
レジスタに分割され、ビジー数が65ないし128の
場合には全ベクトル・レジスタは長さ64の128個
のベクトル・レジスタに分割され、ビジー数が
129以上の場合には全ベクトル・レジスタは長さ
32の256個のベクトル・レジスタに分割される。
ビジー数は、或る演算を行う場合に幾つのベクト
ル・レジスタを必要とするかを示すものであつ
て、コンパイラによつて決定される。
第３図はVP用FORTRANコンパイラの概要を
示す図であり、CMPはVP用FORTRANコンパ
イラを示すものである。このコンパイラCMPは、
ソース解釈部、記憶域割付け部、ベクトル化部、
中間コード最適化部、レジスタ使用決定部および
目的プログラム出力部を有している。ソース解釈
部はソース・プログラムをDASDより入力し、文
解釈を行つて中間コードに展開するものであり、
記憶域割付部はプログラム中に出現する各種デー
タに記憶域内番地を割当てるものであり、ベクト
ル化部はプログラムのループ構造を検出し、並列
実行可能部分の記憶と中間コード変更を行うもの
であり、中間コード最適化部は中間コードのレベ
ルでVPハードウエアを有効に利用する最適化を
施すものであり、レジスタ使用決定部は中間コー
ドに現われたデータに実際の資源（レジスタ）を
割当てるものであり、目的プログラム出力部は機
械命令語のDASDへの出力と、機械語レベルでの
最適化を行うものである。
示す図であり、CMPはVP用FORTRANコンパ
イラを示すものである。このコンパイラCMPは、
ソース解釈部、記憶域割付け部、ベクトル化部、
中間コード最適化部、レジスタ使用決定部および
目的プログラム出力部を有している。ソース解釈
部はソース・プログラムをDASDより入力し、文
解釈を行つて中間コードに展開するものであり、
記憶域割付部はプログラム中に出現する各種デー
タに記憶域内番地を割当てるものであり、ベクト
ル化部はプログラムのループ構造を検出し、並列
実行可能部分の記憶と中間コード変更を行うもの
であり、中間コード最適化部は中間コードのレベ
ルでVPハードウエアを有効に利用する最適化を
施すものであり、レジスタ使用決定部は中間コー
ドに現われたデータに実際の資源（レジスタ）を
割当てるものであり、目的プログラム出力部は機
械命令語のDASDへの出力と、機械語レベルでの
最適化を行うものである。
第４図は、入れ子構造のループをなし、内部ル
ープに配列Ｂと配列Ｃとを加算し、これを配列Ａ
とするためのベクトル命令列を有する中間テキス
トの１例を示すものである。内部ループのベクト
ル命令列は、ベクトルＢをベクトル・レジスタvt
１にロードし、ベクトルＣをベクトル・レジスタ
vt２にロードし、ベクトル・レジスタvt１のベク
トルとベクトル・レジスタvt２のベクトルを加算
して加算結果をベクトル・レジスタvt３にセツト
し、ベクトル・レジスタvt３のベクトルをベクト
ルＡにストアするためのものである。この内部ル
ープをｍ回実行した後、制御変数Ｊの値は更新さ
れる。制御変数Ｊの値が定められた値になると、
入れ子構造のループの処理は終了したことにな
る。ベクトルＡ、Ｂ、Ｃが制御変数Ｊに無関係な
場合、これを領域不変ベクトルという。
ープに配列Ｂと配列Ｃとを加算し、これを配列Ａ
とするためのベクトル命令列を有する中間テキス
トの１例を示すものである。内部ループのベクト
ル命令列は、ベクトルＢをベクトル・レジスタvt
１にロードし、ベクトルＣをベクトル・レジスタ
vt２にロードし、ベクトル・レジスタvt１のベク
トルとベクトル・レジスタvt２のベクトルを加算
して加算結果をベクトル・レジスタvt３にセツト
し、ベクトル・レジスタvt３のベクトルをベクト
ルＡにストアするためのものである。この内部ル
ープをｍ回実行した後、制御変数Ｊの値は更新さ
れる。制御変数Ｊの値が定められた値になると、
入れ子構造のループの処理は終了したことにな
る。ベクトルＡ、Ｂ、Ｃが制御変数Ｊに無関係な
場合、これを領域不変ベクトルという。
第５図は配列Ｂと配列Ｃと加算して配列Ａを作
る処理を説明するものである。いま、配列Ａ、
Ｂ、Ｃの要素数をｎ、ベクトル・レジスタの長さ
を512、ｎを512で割つたときの商をＳとし、剰余
をｘとする。この場合、ベクトル長レジスタVL
には512がセツトされ、また、回転数ｍはＳ＋１
となる。先ず、配列Ｂの第０番地（先頭）ないし
第ｘ−１番地のベクトルを取り出してベクトル・
レジスタvt１にロードし、配列Ｃの第０番地ない
し第ｘ−１番地のベクトルを取り出してベクト
ル・レジスタvt２にロードし、ベクトル・レジス
タvt１とベクトル・レジスタvt２を加算して加算
結果をベクトル・レジスタvt３に入れ、ベクト
ル・レジスタvt３の中のベクトル配列Ａの第０番
地ないし第ｘ−１番地にストアする。次に、配列
Ｂの第ｘ番地ないし第ｘ＋511番地のベクトルを
ベクトル・レジスタvt１にロードし、配列Ｃの第
ｘ番地ないし第ｘ＋511番地のベクトルをベクト
ル・レジスタvt２にロードし、ベクトル・レジス
タvt１とベクトル・レジスタvt２の加算結果をベ
クトル・レジスタvt３にセツトし、ベクトル・レ
ジスタvt３のベクトルを配列Ａの第ｘ番地ないし
第ｘ＋511番地にストアする。以下、同様な処理
を繰返し数がｍになるまで行う。
る処理を説明するものである。いま、配列Ａ、
Ｂ、Ｃの要素数をｎ、ベクトル・レジスタの長さ
を512、ｎを512で割つたときの商をＳとし、剰余
をｘとする。この場合、ベクトル長レジスタVL
には512がセツトされ、また、回転数ｍはＳ＋１
となる。先ず、配列Ｂの第０番地（先頭）ないし
第ｘ−１番地のベクトルを取り出してベクトル・
レジスタvt１にロードし、配列Ｃの第０番地ない
し第ｘ−１番地のベクトルを取り出してベクト
ル・レジスタvt２にロードし、ベクトル・レジス
タvt１とベクトル・レジスタvt２を加算して加算
結果をベクトル・レジスタvt３に入れ、ベクト
ル・レジスタvt３の中のベクトル配列Ａの第０番
地ないし第ｘ−１番地にストアする。次に、配列
Ｂの第ｘ番地ないし第ｘ＋511番地のベクトルを
ベクトル・レジスタvt１にロードし、配列Ｃの第
ｘ番地ないし第ｘ＋511番地のベクトルをベクト
ル・レジスタvt２にロードし、ベクトル・レジス
タvt１とベクトル・レジスタvt２の加算結果をベ
クトル・レジスタvt３にセツトし、ベクトル・レ
ジスタvt３のベクトルを配列Ａの第ｘ番地ないし
第ｘ＋511番地にストアする。以下、同様な処理
を繰返し数がｍになるまで行う。
第４図に示されているような入れ子構造ループ
は、制御変数Ｊの回転数をＮとすると、ロードの
回数は、 Ｎ×ｍ×２ となり、ストアの回数は Ｎ×ｍ となる。ベクトル・プロセツサVPの処理効率を
向上させるためには、主記憶装置をアクセスする
回数は可能な限り少なくすることが望まれる。
は、制御変数Ｊの回転数をＮとすると、ロードの
回数は、 Ｎ×ｍ×２ となり、ストアの回数は Ｎ×ｍ となる。ベクトル・プロセツサVPの処理効率を
向上させるためには、主記憶装置をアクセスする
回数は可能な限り少なくすることが望まれる。
本発明は、上記の考察の基づくものであつて、
入れ子構造をなし且つ内部ループに領域不変ベク
トルをロード／ストアするベクトル命令を有する
プログラムを効率のよいプログラムに変換する領
域不変ベクトルの割付方式を提供することを目的
としている。
入れ子構造をなし且つ内部ループに領域不変ベク
トルをロード／ストアするベクトル命令を有する
プログラムを効率のよいプログラムに変換する領
域不変ベクトルの割付方式を提供することを目的
としている。
そしてそのため、本発明の領域不変ベクトルの
割付方式は入れ子構造のループを構成し、且つ内
側ループに領域不変ベクトルをベクトル・レジス
タにロードするためのベクトル・ロード命令、ベ
クトル・レジスタ内の領域不変ベクトルを演算す
るためのベクトル命令およびベクトル・レジスタ
内の領域不変ベクトルをストアするためのベクト
ル・ストア命令を有するプログラムを最適化する
領域不変ベクトルの割付方式において、演算対象
となる領域不変ベクトルの全要素数をベクトル・
レジスタのベクトル長で割つたときの商をｍ、剰
余をｘとするとき、外側のループのバツク・ター
ゲツトに、ベクトル長レジスタに値ｘを設定する
ための命令、領域不変ベクトルをループ中で恒久
割付可能なレジスタgvtにロードするための命令
を配置し、内側ループに、ベクトル長レジスタに
値ｘを設定するための命令、上記の恒久割付可能
なレジスタgvt同志の演算を行わせるための命令、
回転数をｍとする命令、ベクトル長レジスタにベ
クトル・レジスタのベクトル長を設定するための
命令、領域不変ベクトルをベクトル・レジスタに
ロードするためのベクトル・ロード命令、ベクト
ル・レジスタ内の領域不変ベクトル演算するベク
トル演算命令およびベクトル・レジスタ内の領域
不変ベクトルをストアするためのベクトル・スト
ア命令を配置し、外側ループのフオワード・ター
ゲツトに、ベクトル長レジスタに値ｘを設定する
命令、恒久割付可能なレジスタgvt内の領域不変
ベクトルをストアするためのストア命令を配置す
ることを特徴とするものである。
割付方式は入れ子構造のループを構成し、且つ内
側ループに領域不変ベクトルをベクトル・レジス
タにロードするためのベクトル・ロード命令、ベ
クトル・レジスタ内の領域不変ベクトルを演算す
るためのベクトル命令およびベクトル・レジスタ
内の領域不変ベクトルをストアするためのベクト
ル・ストア命令を有するプログラムを最適化する
領域不変ベクトルの割付方式において、演算対象
となる領域不変ベクトルの全要素数をベクトル・
レジスタのベクトル長で割つたときの商をｍ、剰
余をｘとするとき、外側のループのバツク・ター
ゲツトに、ベクトル長レジスタに値ｘを設定する
ための命令、領域不変ベクトルをループ中で恒久
割付可能なレジスタgvtにロードするための命令
を配置し、内側ループに、ベクトル長レジスタに
値ｘを設定するための命令、上記の恒久割付可能
なレジスタgvt同志の演算を行わせるための命令、
回転数をｍとする命令、ベクトル長レジスタにベ
クトル・レジスタのベクトル長を設定するための
命令、領域不変ベクトルをベクトル・レジスタに
ロードするためのベクトル・ロード命令、ベクト
ル・レジスタ内の領域不変ベクトル演算するベク
トル演算命令およびベクトル・レジスタ内の領域
不変ベクトルをストアするためのベクトル・スト
ア命令を配置し、外側ループのフオワード・ター
ゲツトに、ベクトル長レジスタに値ｘを設定する
命令、恒久割付可能なレジスタgvt内の領域不変
ベクトルをストアするためのストア命令を配置す
ることを特徴とするものである。
以下、本発明の図面を参照しつつ説明する。第
６図は本発明の概要を示す図である。本発明にお
いては、先ず、領域不変ベクトルのgvt化が行わ
れる。gvtとは、GLOBAL VECTOR
TEMPORARYの略であり、gvtレジスタとはル
ープ中で恒久割付可能なベクトル・レジスタ（以
下、単にgvtという）を意味している。領域不変
ベクトルのgvt化を行つた後、VL制御範囲をmod
部とLoop部に分割する。modはModulusの略で
あり、剰余のことである。VL制御範囲をmod部
とloop部に分割した後、mod部の領域不変ベクト
ルの移動を行う。なお、本発明は第３図の中間コ
ード最適化部に関するものである。
６図は本発明の概要を示す図である。本発明にお
いては、先ず、領域不変ベクトルのgvt化が行わ
れる。gvtとは、GLOBAL VECTOR
TEMPORARYの略であり、gvtレジスタとはル
ープ中で恒久割付可能なベクトル・レジスタ（以
下、単にgvtという）を意味している。領域不変
ベクトルのgvt化を行つた後、VL制御範囲をmod
部とLoop部に分割する。modはModulusの略で
あり、剰余のことである。VL制御範囲をmod部
とloop部に分割した後、mod部の領域不変ベクト
ルの移動を行う。なお、本発明は第３図の中間コ
ード最適化部に関するものである。
領域不変ベクトルgvt化は、下記のような手順
で行われる。
で行われる。
(1) SCR（Strongly Connected Region）内で参
照のみの領域不変ベクトルをgvt化の候補とし
て選出する（ロード命令に対応）。なお、SCR
とはDOルーポに対応するものと考えてよい。
照のみの領域不変ベクトルをgvt化の候補とし
て選出する（ロード命令に対応）。なお、SCR
とはDOルーポに対応するものと考えてよい。
(2) SCR内で定義有りの領域不変ベクトルをgvt
化の候補として選出する（ストア命令に対応）。
化の候補として選出する（ストア命令に対応）。
(3) 使用頻度の多い順に、選出されたgvt候補の
順序付を行う。
順序付を行う。
(4) gvt候補からgvtを決定する。
(5) gvtの割付けを行うと共に、領域不変ベクト
ルに対応するvtの引用をgvtで置き換える。
ルに対応するvtの引用をgvtで置き換える。
第７図はベクトル加算命令を含む入れ子構造の
DOループと、これに対応する中間テキストを示
すものである。配列Ａ、Ｂ、ＣはＪに対して不変
である。Ｂ（＊）、Ｃ（＊）、Ａ（＊）の＊は１ない
しｎの全部を意味する。第７図において、Ｂ
（＊）、Ｃ（＊）、Ａ（＊）が領域不変ベクトルであ
る。
DOループと、これに対応する中間テキストを示
すものである。配列Ａ、Ｂ、ＣはＪに対して不変
である。Ｂ（＊）、Ｃ（＊）、Ａ（＊）の＊は１ない
しｎの全部を意味する。第７図において、Ｂ
（＊）、Ｃ（＊）、Ａ（＊）が領域不変ベクトルであ
る。
第８図はgvtの割付けと、領域不変ベクトルに
対するvtのgvtへの置き換えを説明するものであ
る。vt１がgvt１に、vt２がgvt２に、vt３がgvt
３に置き換えられる。
対するvtのgvtへの置き換えを説明するものであ
る。vt１がgvt１に、vt２がgvt２に、vt３がgvt
３に置き換えられる。
次にVL制御範囲をmod部とLoop部に分割す
る。いま、配列Ａ、Ｂ、Ｃの要素数を1500、ベク
トル・レジスタの長さを512とする。剰余ｘは ｘ＝mod（1500、512）＝476 商Ｓは Ｓ＝（1500／512）＝２ となる。なお、回転数ｍはＳと等しく、２とな
る。配列Ａ、Ｂ、Ｃの要素数を1500、ベクトル・
レジスタの長さを512とした場合、第８図のgvt化
された中間テキストは、第９図に示すようにmod
部とloop部に分割される。
る。いま、配列Ａ、Ｂ、Ｃの要素数を1500、ベク
トル・レジスタの長さを512とする。剰余ｘは ｘ＝mod（1500、512）＝476 商Ｓは Ｓ＝（1500／512）＝２ となる。なお、回転数ｍはＳと等しく、２とな
る。配列Ａ、Ｂ、Ｃの要素数を1500、ベクトル・
レジスタの長さを512とした場合、第８図のgvt化
された中間テキストは、第９図に示すようにmod
部とloop部に分割される。
最後に、mod部の領域不変ベクトルの移動につ
いて説明する。第１０図に示すように、mod部の
領域不変ベクトルのロード命令をSCRのバツ
ク・ターゲツトに移動し、次にmod部の領域不変
ベクトルのストア命令をSCRのフオワード・タ
ーゲツトに移動し、最後にloop部のgvtをvtで置
き換える。第９図の中間テキストに対して上記の
処理を施すと、第１１図のような中間テキストが
得られる。
いて説明する。第１０図に示すように、mod部の
領域不変ベクトルのロード命令をSCRのバツ
ク・ターゲツトに移動し、次にmod部の領域不変
ベクトルのストア命令をSCRのフオワード・タ
ーゲツトに移動し、最後にloop部のgvtをvtで置
き換える。第９図の中間テキストに対して上記の
処理を施すと、第１１図のような中間テキストが
得られる。
第１２図はバツク・ターゲツト及びフオワー
ド・ターゲツトを説明する図である。同図におい
て、→は制御（プログラムの流れ）を意味する。
SCR(J)は１つ以上のブロツク（命令列の集合）
で構成されているが、バツク・ターゲツトとは、
そのSCR(J)に入る前に必ず実行される直前のブ
ロツクを示す。フオワード・ターゲツトとは、
SCR(J)を実行後、最初に実行されるブロツクを
示す。このブロツクは、SCR(J)からの流れのみ
で、他ブロツクからの流れはない。
ド・ターゲツトを説明する図である。同図におい
て、→は制御（プログラムの流れ）を意味する。
SCR(J)は１つ以上のブロツク（命令列の集合）
で構成されているが、バツク・ターゲツトとは、
そのSCR(J)に入る前に必ず実行される直前のブ
ロツクを示す。フオワード・ターゲツトとは、
SCR(J)を実行後、最初に実行されるブロツクを
示す。このブロツクは、SCR(J)からの流れのみ
で、他ブロツクからの流れはない。
以上の説明から明らかなように、本発明によれ
ば、ロード／ストア命令の実行回数を従来方式に
比し減すことが出来る。本発明によつて主記憶ア
クセス回数を減らすことができる理由を、第９図
を例にして説明する。mod部に着目した場合、
mod部内のＢ（＊）のロード、Ｃ（＊）のロード及
びＡ（＊）のストアが第１１図ではSCR(J)の外側
に移動されている。これは、SCR(J)の中を実行
する場合にＢ（＊）のロード、Ｃ（＊）のロード及
びＡ（＊）のストアが減つたことを意味する。例
えば、SCR(J)の回転数を10とした場合、mod部
のＢ（＊）のロード、Ｃ（＊）のロード及びＡ（＊）
のストア回数は、 本発明を採用した場合 ：０回 本発明を採用しない場合 ：10回 となる。すなわち、mod部における命令は Ｂ（＊）＋Ｃ（＊） だけになり、主記憶アクセス（Ｂ（＊）のロード、
Ｃ（＊）のロード及Ａ（＊）のストア）回数は削減
されたことになる。SCR(J)の回転数が１回の場
合は、Ａ（＊）に対するロードが余分に出るが、
通常のプログラムでは余り存在しない。mod部内
の主記憶アクセス回数をｍ、SCR(J)の回転数を
ｎとすると、 ｍ×ｎ−ストア回数＋ｍ） だけ主記憶アクセス回数が削減されたことにな
る。
ば、ロード／ストア命令の実行回数を従来方式に
比し減すことが出来る。本発明によつて主記憶ア
クセス回数を減らすことができる理由を、第９図
を例にして説明する。mod部に着目した場合、
mod部内のＢ（＊）のロード、Ｃ（＊）のロード及
びＡ（＊）のストアが第１１図ではSCR(J)の外側
に移動されている。これは、SCR(J)の中を実行
する場合にＢ（＊）のロード、Ｃ（＊）のロード及
びＡ（＊）のストアが減つたことを意味する。例
えば、SCR(J)の回転数を10とした場合、mod部
のＢ（＊）のロード、Ｃ（＊）のロード及びＡ（＊）
のストア回数は、 本発明を採用した場合 ：０回 本発明を採用しない場合 ：10回 となる。すなわち、mod部における命令は Ｂ（＊）＋Ｃ（＊） だけになり、主記憶アクセス（Ｂ（＊）のロード、
Ｃ（＊）のロード及Ａ（＊）のストア）回数は削減
されたことになる。SCR(J)の回転数が１回の場
合は、Ａ（＊）に対するロードが余分に出るが、
通常のプログラムでは余り存在しない。mod部内
の主記憶アクセス回数をｍ、SCR(J)の回転数を
ｎとすると、 ｍ×ｎ−ストア回数＋ｍ） だけ主記憶アクセス回数が削減されたことにな
る。
第１図はベクトル命令を実行する計算機システ
ムの１例を示す図、第２図はベクトル・プロセツ
サのレジスタ・アーキテクチヤを示す図、第３図
はVP用FORTRANコンパイラの概要を示す図、
第４図は入れ子構造のループをもつ中間テキスト
の１例を示す図、第５図は配列Ｂと配列Ｃと加算
して配列Ａを作る処理を説明する図、第６図は本
発明の概要を示す図、第７図はベクトル加算命令
を含む入れ子構造のDOループとこれに対応する
中間テキストを示す図、第８図はgvtの割付とvt
のgvtへの置き換えを説明する図、第９図はmod
部とloopの分割を説明する図、第１０図はmod部
の領域不変ベクトル移動するための手順を示す
図、第１１図はmod部の領域不変ベクトルの移動
が行われた後の中間テキストの１例を示す図、第
１２図はバツク・ターゲツト及びフオワード・タ
ーゲツトを説明する図である。 MSU……主記憶ユニツト、MCU……記憶制御
ユニツト、VP……ベクトル・プロセツサ、DA
……DASD、FROないしFRng……汎用レジス
タ、VL……ベクトル長レジスタ、VROないし
VRnv……ベクトル・レジスタ、MROないし
MRnv……マスク・レジスタ。
ムの１例を示す図、第２図はベクトル・プロセツ
サのレジスタ・アーキテクチヤを示す図、第３図
はVP用FORTRANコンパイラの概要を示す図、
第４図は入れ子構造のループをもつ中間テキスト
の１例を示す図、第５図は配列Ｂと配列Ｃと加算
して配列Ａを作る処理を説明する図、第６図は本
発明の概要を示す図、第７図はベクトル加算命令
を含む入れ子構造のDOループとこれに対応する
中間テキストを示す図、第８図はgvtの割付とvt
のgvtへの置き換えを説明する図、第９図はmod
部とloopの分割を説明する図、第１０図はmod部
の領域不変ベクトル移動するための手順を示す
図、第１１図はmod部の領域不変ベクトルの移動
が行われた後の中間テキストの１例を示す図、第
１２図はバツク・ターゲツト及びフオワード・タ
ーゲツトを説明する図である。 MSU……主記憶ユニツト、MCU……記憶制御
ユニツト、VP……ベクトル・プロセツサ、DA
……DASD、FROないしFRng……汎用レジス
タ、VL……ベクトル長レジスタ、VROないし
VRnv……ベクトル・レジスタ、MROないし
MRnv……マスク・レジスタ。
Claims (1)
- １ 入れ子構造のループを構成し、且つ内側ルー
プに領域不変ベクトルをベクトル・レジスタにロ
ードするためのベクトル・ロード命令、ベクト
ル・レジスタ内の領域不変ベクトルを演算するた
めのベクトル命令およびベクトル・レジスタ内の
領域不変ベクトルをストアするためのベクトル・
ストア命令を有するプログラムを最適化する領域
不変ベクトルの割付方式において、演算対象とな
る領域不変ベクトルの全要素数をベクトル・レジ
スタのベクトル長で割つたときの商をｍ、剰余を
ｘとするとき、外側のループのバツク・ターゲツ
トに、ベクトル長レジスタに値ｘを設定するため
の命令、領域不変ベクトルをループ中で恒久割付
可能なレジスタgvtにロードするための命令を配
置し、内側ループに、ベクトル長レジスタに値ｘ
を設定するための命令、上記の恒久割付可能なレ
ジスタgvt同士の演算を行わせるための命令、回
転数をｍとする命令、ベクトル長レジスタにベク
トル・レジスタのベクトル長を設定するための命
令、領域不変ベクトルをベクトル・レジスタにロ
ードするためのベクトル・ロード命令、ベクト
ル・レジスタ内の領域不変ベクトル演算するベク
トル演算命令およびベクトル・レジスタ内の領域
不変ベクトルをストアするためのベクトル・スト
ア命令を配置し、外側ループのフオワード・ター
ゲツトに、ベクトル長レジスタに値ｘを設定する
命令、恒久割付可能なレジスタgvt内の領域不変
ベクトルをストアするためのストア命令を配置す
ることを特徴とする領域不変ベクトルの割付方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055489A JPS59180669A (ja) | 1983-03-31 | 1983-03-31 | 領域不変ベクトルの割付方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055489A JPS59180669A (ja) | 1983-03-31 | 1983-03-31 | 領域不変ベクトルの割付方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180669A JPS59180669A (ja) | 1984-10-13 |
| JPH0233188B2 true JPH0233188B2 (ja) | 1990-07-25 |
Family
ID=13000038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055489A Granted JPS59180669A (ja) | 1983-03-31 | 1983-03-31 | 領域不変ベクトルの割付方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632278U (ja) * | 1992-10-06 | 1994-04-26 | ヤンマー農機株式会社 | 移動作業機の車高調節装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5143542B2 (ja) * | 2007-12-19 | 2013-02-13 | Ｋｄｄｉ株式会社 | プロセッサデバイスに基づくソースコード変換プログラム及び装置 |
-
1983
- 1983-03-31 JP JP58055489A patent/JPS59180669A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632278U (ja) * | 1992-10-06 | 1994-04-26 | ヤンマー農機株式会社 | 移動作業機の車高調節装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59180669A (ja) | 1984-10-13 |
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