JPH0236992B2 - - Google Patents
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- JPH0236992B2 JPH0236992B2 JP60064030A JP6403085A JPH0236992B2 JP H0236992 B2 JPH0236992 B2 JP H0236992B2 JP 60064030 A JP60064030 A JP 60064030A JP 6403085 A JP6403085 A JP 6403085A JP H0236992 B2 JPH0236992 B2 JP H0236992B2
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- transistor
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
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- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
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- Variable-Direction Aerials And Aerial Arrays (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は４象限のアナログ乗算回路に関し特
に、装置特性の不整合による動作エラーを減少さ
せるようにしたものである。
に、装置特性の不整合による動作エラーを減少さ
せるようにしたものである。
Ｂ 開示の概要
従来の線形出力乗算回路は２対の差動結合され
た乗算トランジスタＴ１３，Ｔ１４及びＴ１５，
Ｔ１６を有する。乗算される値Vxは差動アンプ
１の差動入力に供給され、対応する差動電流I1及
びI2に変換される。これらの電流は半導体接合部
に供給され、１つの値VX表わす対数的に歪みを
生じた電圧を生成する。この電圧は乗算トランジ
スタの制御電極に印加される。乗算されるもう１
つの値Vyは差動アンプ２の差動入力に供給され、
対応する差動電流I3及びI4に変換される。差動ア
ンプ２の出力は２つの差動対の乗数トランジスタ
のテール（tail）接続にそれぞれ接続される。乗
算トランジスタの出力は交差結合され、４象限乗
算機能を備えている。素子のVbeの不整合による
０信号オフセツトエラーは、差動アンプ２の定常
電流に等しい電流を、該差動アンプの２つの出力
に注入することにより補正される。これは、該ア
ンプへの０差動入力（Vy＝０）により、乗算ト
ランジスタに電流が流れず、０出力状態が確保さ
れることを意味する。更に、非Ｏ入力信号の残留
エラーは印加された入力信号Vyに比例する。注
入される電流は別個の電流ソースT24，R24及び
カレント・ミラー回路T17，T18，T19及びT25
により生成される。
た乗算トランジスタＴ１３，Ｔ１４及びＴ１５，
Ｔ１６を有する。乗算される値Vxは差動アンプ
１の差動入力に供給され、対応する差動電流I1及
びI2に変換される。これらの電流は半導体接合部
に供給され、１つの値VX表わす対数的に歪みを
生じた電圧を生成する。この電圧は乗算トランジ
スタの制御電極に印加される。乗算されるもう１
つの値Vyは差動アンプ２の差動入力に供給され、
対応する差動電流I3及びI4に変換される。差動ア
ンプ２の出力は２つの差動対の乗数トランジスタ
のテール（tail）接続にそれぞれ接続される。乗
算トランジスタの出力は交差結合され、４象限乗
算機能を備えている。素子のVbeの不整合による
０信号オフセツトエラーは、差動アンプ２の定常
電流に等しい電流を、該差動アンプの２つの出力
に注入することにより補正される。これは、該ア
ンプへの０差動入力（Vy＝０）により、乗算ト
ランジスタに電流が流れず、０出力状態が確保さ
れることを意味する。更に、非Ｏ入力信号の残留
エラーは印加された入力信号Vyに比例する。注
入される電流は別個の電流ソースT24，R24及び
カレント・ミラー回路T17，T18，T19及びT25
により生成される。
Ｃ 従来の技術
４象限乗算回路は技術的によく知られて、多く
の技術論文に記載されている。このような論文の
例として、Ｂギルバート“準ナノ秒応答する精密
な４象限乗算回路”（IEEE固体回路ジヤーナル第
SC―３巻第４号、1968年、365〜373頁）などが
ある。
の技術論文に記載されている。このような論文の
例として、Ｂギルバート“準ナノ秒応答する精密
な４象限乗算回路”（IEEE固体回路ジヤーナル第
SC―３巻第４号、1968年、365〜373頁）などが
ある。
前述の参考文献などに記載されているように、
４象限乗算回路の乗算機能は、差動接続され、出
力が交差結合された２対のトランジスタにより実
行される。簡単に言えば、乗算される１つの値は
差動電圧として、差動接続された２対のトランジ
スタのベースに印加され、乗算されるもう１つの
値は差動電流として、差動接続された２対のテー
ル接続部に印加される。差動対の非線形動作を補
償するため、最初それ自体が差動電流として生成
された１つの値が半導体接合装置によりあらかじ
め歪みを生じた差動電圧に変換され、それが表わ
す差動電流に対数的に関連づけられてから、２つ
の差動対のトランジスタに印加される。乗算され
る要素の１つを、このように事前に対数的に変換
することにより、次に２つの差動対で生じる指数
関数的な歪みは打消される。
４象限乗算回路の乗算機能は、差動接続され、出
力が交差結合された２対のトランジスタにより実
行される。簡単に言えば、乗算される１つの値は
差動電圧として、差動接続された２対のトランジ
スタのベースに印加され、乗算されるもう１つの
値は差動電流として、差動接続された２対のテー
ル接続部に印加される。差動対の非線形動作を補
償するため、最初それ自体が差動電流として生成
された１つの値が半導体接合装置によりあらかじ
め歪みを生じた差動電圧に変換され、それが表わ
す差動電流に対数的に関連づけられてから、２つ
の差動対のトランジスタに印加される。乗算され
る要素の１つを、このように事前に対数的に変換
することにより、次に２つの差動対で生じる指数
関数的な歪みは打消される。
このような乗算回路の設計が未調整の場合、２
つの交差結合された差動対を構成する４つのトラ
ンジスタのVbeの不整合と、あらかじめ歪みが与
えられたトランジスタT5及びT6のVbe不整合と
からエラーが生じる。集積回路構造で隣接装置の
通常の整合が2mVと仮定すると、これらの装置
の３シグマのエラーは最大信号スイングの2.7％
になるであろう。大抵の設計では、最大信号スイ
ングは、最悪の場合に許容限度によるクリツピン
グを避けるため、差動対の定常テール電流の２よ
りも小さくなるように調整されるが、そのために
エラーの％数が２倍になることがある。更に、こ
のエラーは出力信号レベルとは無関係である。従
つて、出力信号レベルが低い場合、必然的に信号
に対するエラーの％値は相対的に高くなり、場合
によつては許容限度以上に大きくなることがあ
る。
つの交差結合された差動対を構成する４つのトラ
ンジスタのVbeの不整合と、あらかじめ歪みが与
えられたトランジスタT5及びT6のVbe不整合と
からエラーが生じる。集積回路構造で隣接装置の
通常の整合が2mVと仮定すると、これらの装置
の３シグマのエラーは最大信号スイングの2.7％
になるであろう。大抵の設計では、最大信号スイ
ングは、最悪の場合に許容限度によるクリツピン
グを避けるため、差動対の定常テール電流の２よ
りも小さくなるように調整されるが、そのために
エラーの％数が２倍になることがある。更に、こ
のエラーは出力信号レベルとは無関係である。従
つて、出力信号レベルが低い場合、必然的に信号
に対するエラーの％値は相対的に高くなり、場合
によつては許容限度以上に大きくなることがあ
る。
Ｄ 発明が解決しようとする問題点
本発明の目的はすぐれたエラー性能を有する４
象限乗算回路を提供することである。
象限乗算回路を提供することである。
Ｅ 問題点を解決するための手段
乗算すべき第１の電気的な値を表わす差動電圧
が印加される制御電極を有し、かつ乗算すべき第
２の電気的な値を表わす差動電圧が入力に印加さ
れる差動アンプの２つの差動出力の１つに接続さ
れたテール接続部を有する、差動接続された１対
のトランジスタにより２つの信号値の乗算を実行
する乗算回路において、 前記差動アンプの前記１つの出力に電流供給手
段を接続し、前記差動アンプへＯ差動電圧が入力
として供給された場合に、前記電流供給手段だけ
から前記差動アンプに定常電流が供給され、前記
差動接続された１対のトランジスタのテール接続
部を電流が流れないように適切な大きさの電流を
前記電流供給手段から前記差動アンプに供給する
ことにより、前記乗算回路は改良される。
が印加される制御電極を有し、かつ乗算すべき第
２の電気的な値を表わす差動電圧が入力に印加さ
れる差動アンプの２つの差動出力の１つに接続さ
れたテール接続部を有する、差動接続された１対
のトランジスタにより２つの信号値の乗算を実行
する乗算回路において、 前記差動アンプの前記１つの出力に電流供給手
段を接続し、前記差動アンプへＯ差動電圧が入力
として供給された場合に、前記電流供給手段だけ
から前記差動アンプに定常電流が供給され、前記
差動接続された１対のトランジスタのテール接続
部を電流が流れないように適切な大きさの電流を
前記電流供給手段から前記差動アンプに供給する
ことにより、前記乗算回路は改良される。
Ｆ 実施例
第２図の４象限乗算回路において、乗算すべき
第１の電気的な値は差動アンプ１に入力として印
加され、該アンプの一定の定常電流Ixを、該アン
プからの２つの出力線３及び４の出力電流I1及び
I2にそれぞれ比例させる。この例では、差動アン
プは通常、２つのトランジスタＴ３及びＴ４から
成り、これらのトランジスタのエミツタ端子は抵
抗器Rxを介して接続され、更にトランジスタＴ
１、抵抗器Ｒ１の組合せの電流ソースと、トラン
ジスタＴ２、抵抗器Ｒ２の組合せの同じ電流ソー
スにそれぞれ接続される。作動アンプ１のこの２
つの電流ソースは同等の定常電流Ixを生成する。
従つて、差動アンプ１を、差動入力信号が印加さ
れない、すなわちVx＝０のバイアスレベルに保
持することにより、出力線３及び４に差動出力電
流は生じないから、I1＝I2＝IXになる。
第１の電気的な値は差動アンプ１に入力として印
加され、該アンプの一定の定常電流Ixを、該アン
プからの２つの出力線３及び４の出力電流I1及び
I2にそれぞれ比例させる。この例では、差動アン
プは通常、２つのトランジスタＴ３及びＴ４から
成り、これらのトランジスタのエミツタ端子は抵
抗器Rxを介して接続され、更にトランジスタＴ
１、抵抗器Ｒ１の組合せの電流ソースと、トラン
ジスタＴ２、抵抗器Ｒ２の組合せの同じ電流ソー
スにそれぞれ接続される。作動アンプ１のこの２
つの電流ソースは同等の定常電流Ixを生成する。
従つて、差動アンプ１を、差動入力信号が印加さ
れない、すなわちVx＝０のバイアスレベルに保
持することにより、出力線３及び４に差動出力電
流は生じないから、I1＝I2＝IXになる。
同様に、乗算すべき第２の電気的な値は差動ア
ンプ２に入力として印加され、該アンプの一定の
定常電流Iyを、該アンプからの２つの出力線５及
び６の出力電流I3及びI4にそれぞれ比例させる。
差動アンプ２は、２つのトランジスタＴ９及Ｔ１
０から成り、これらのトランジスタのエミツタ端
子は抵抗器Ryを介して接続され、更にトランジ
スタＴ７、抵抗器Ｒ７の組合せの電流ソースと、
トランジスタＴ８、抵抗器Ｒ８の組合せの同じ電
流ソースにそれぞれ接続される。差動アンプ２の
この２つの電流ソースは同等の定常電流Iyを生成
する。従つて、差動アンプ２を、差動入力信号が
印加されない、すなわちVy＝０のイアスレベル
に保持することにより、出力線５及び６に差動出
力電流は生じないから、I3＝I4＝Iyになる。
ンプ２に入力として印加され、該アンプの一定の
定常電流Iyを、該アンプからの２つの出力線５及
び６の出力電流I3及びI4にそれぞれ比例させる。
差動アンプ２は、２つのトランジスタＴ９及Ｔ１
０から成り、これらのトランジスタのエミツタ端
子は抵抗器Ryを介して接続され、更にトランジ
スタＴ７、抵抗器Ｒ７の組合せの電流ソースと、
トランジスタＴ８、抵抗器Ｒ８の組合せの同じ電
流ソースにそれぞれ接続される。差動アンプ２の
この２つの電流ソースは同等の定常電流Iyを生成
する。従つて、差動アンプ２を、差動入力信号が
印加されない、すなわちVy＝０のイアスレベル
に保持することにより、出力線５及び６に差動出
力電流は生じないから、I3＝I4＝Iyになる。
乗算機能は、差動接続された２対のトランジス
タＴ１３，Ｔ１４及びＴ１５，Ｔ１６により実行
される。差動アンプ１の出力線３はトランジスタ
Ｔ１４，Ｔ１５のベース端子に接続され、出力線
４はトランジスタＴ１３，Ｔ１６のベース端子に
接続される。トランジスタＴ５及びＴ６から成る
１対の半導体接合装置は出力線３及び４にそれぞ
れ接続される。これらの接合部の非線形特性によ
り、差動アンプ１の出力電流I1及びI2の値に対数
的に関連した電圧が生じる。２対の乗算トランジ
スタＴ１３，Ｔ１４及びＴ１５，Ｔ１６のベース
入力として印加されるのは、これらのあらかじめ
歪みを生じた、Vxの入力値を表わす信号である。
出力線５はトランジスタＴ１３，Ｔ１４のエミツ
タ端子に接続され、出力線６はトランジスタＴ１
５，Ｔ１６のエミツタ端子に接続される。４象限
乗算動作は、乗算トランジスタのコレクタ端子の
出力を交差結合することにより完了する。従つ
て、トランジスタＴ１３及びＴ１５のコレクタ端
子が結合され、トランジスタＴ１４及びＴ１６の
コレクタ端子が結合される。
タＴ１３，Ｔ１４及びＴ１５，Ｔ１６により実行
される。差動アンプ１の出力線３はトランジスタ
Ｔ１４，Ｔ１５のベース端子に接続され、出力線
４はトランジスタＴ１３，Ｔ１６のベース端子に
接続される。トランジスタＴ５及びＴ６から成る
１対の半導体接合装置は出力線３及び４にそれぞ
れ接続される。これらの接合部の非線形特性によ
り、差動アンプ１の出力電流I1及びI2の値に対数
的に関連した電圧が生じる。２対の乗算トランジ
スタＴ１３，Ｔ１４及びＴ１５，Ｔ１６のベース
入力として印加されるのは、これらのあらかじめ
歪みを生じた、Vxの入力値を表わす信号である。
出力線５はトランジスタＴ１３，Ｔ１４のエミツ
タ端子に接続され、出力線６はトランジスタＴ１
５，Ｔ１６のエミツタ端子に接続される。４象限
乗算動作は、乗算トランジスタのコレクタ端子の
出力を交差結合することにより完了する。従つ
て、トランジスタＴ１３及びＴ１５のコレクタ端
子が結合され、トランジスタＴ１４及びＴ１６の
コレクタ端子が結合される。
出力線７及び８に生じた差動出力電流IO1及び
IO2の大きさの符号はそれぞれ、入力信号Vx及
びVyの積の大きさと符号に対応する。カレン
ト・ミラー回路のトランジスタＴ２０，Ｔ２１，
Ｔ２２ならびに関連する抵抗器Ｒ２１，Ｒ２２
は、出力線７，８の差動電流を変換して出力端子
９に単一終端の出力信号IOを出力する。
IO2の大きさの符号はそれぞれ、入力信号Vx及
びVyの積の大きさと符号に対応する。カレン
ト・ミラー回路のトランジスタＴ２０，Ｔ２１，
Ｔ２２ならびに関連する抵抗器Ｒ２１，Ｒ２２
は、出力線７，８の差動電流を変換して出力端子
９に単一終端の出力信号IOを出力する。
４象限乗算動作の解析
IO＝IO1−IO2とする
I1＝Ix（１−Δx）＝IxrVx／Rx
I2＝Ix（１＋Δx）＝Ix＋Vx／Rx
となるように
Δx＝Vx／（IxRx）を定義し、
I3＝Iy（１−Δy）＝Iy−Vy／Ry
I4＝Iy（１＋Δy）＝Iy＋Vy／Ry
となるように
Δy＝Vy／（IyRy）を定義する。
トランジスタＴ８はトランジスタＴ６と同一、
トランジスタＴ１３はトランジスタＴ１４と同
一、トランジスタＴ１５はトランジスタＴ１６と
同一であると仮定すると、 Ic（T13）／Ic（T14）＝Ic（T16）／Ic（T15） ＝I1／T2＝（１−Δx）／（１＋Δx） Ic（T13）／Ic（T14）＝I3＝Iy（１−Δy） Ic（T15）／Ic（T16）I4＝Iy（１＋Δy） である。よつて Ic（T13）＝１／2Iy（１−Δx）（１−Δy）Ic
（T14）＝１／2Iy（１＋Δx）（１−Δy） Ic（T15）＝／2Iy（１＋Δx）（１＋Δy） Ic（T16）＝１／2Iy（１−Δx）（１＋Δy） である。
トランジスタＴ１３はトランジスタＴ１４と同
一、トランジスタＴ１５はトランジスタＴ１６と
同一であると仮定すると、 Ic（T13）／Ic（T14）＝Ic（T16）／Ic（T15） ＝I1／T2＝（１−Δx）／（１＋Δx） Ic（T13）／Ic（T14）＝I3＝Iy（１−Δy） Ic（T15）／Ic（T16）I4＝Iy（１＋Δy） である。よつて Ic（T13）＝１／2Iy（１−Δx）（１−Δy）Ic
（T14）＝１／2Iy（１＋Δx）（１−Δy） Ic（T15）＝／2Iy（１＋Δx）（１＋Δy） Ic（T16）＝１／2Iy（１−Δx）（１＋Δy） である。
IO1＝Ic（T13）＋Ic（T15）＝Iy（１＋ΔxΔy）
IO2＝Ic（T14）＋Ic（T16）＝Iy（１−ΔxΔy）
であるから、
IO＝IO1−IO2＝2IyΔxΔy＝2VxVy／
（IxRxRy） である。
（IxRxRy） である。
この最後の式から、出力電流IOは定常電流Iy
の値と無関係であることが分る。
の値と無関係であることが分る。
Vbe対Ie特性の不整合の影響
装置のVbe対Ie特性の不整合は、飽和電流すな
わちエミツタ接合部の領域の比として最も都合よ
く取扱われる。
わちエミツタ接合部の領域の比として最も都合よ
く取扱われる。
Ie1／Ie2＝A1／A2exp.（（Vbe1−Vbe2）／Vt）
よつて、 Vbe1−Vbe2＝Vtln.（（Ie1／Ie2）（A2／A1））
である。ただし、A1はトランジスタＴ１のエミ
ツタ領域、A2はトランジスタＴ２のエミツタ領
域等である。Vt＝kT／ｑである。ただし、ｑ＝
電子電荷、ｋ＝ボルツマン定数、Ｔ＝絶対温度で
ある。第２図に示す４象限乗算回路のトランジス
タＴ１３，Ｔ１４，Ｔ１５，Ｔ１６ならびにダイ
オードT5，T6において、 ΔV＝Vbe（T5）−Vbe（T6） ＝Vtln.（（I1／I2）（A6／A5）） と定義すると、 Vx＝０ I1＝I2かつΔV＝Vtln.（A6／A5）の場合、トラ
ンジスタＴ１３及びＴ１４にΔVを印加すると、 Ic（T13）／Ic（T14）＝（A13／A14）exp.
（ΔV／Vt）となり、トランジスタＴ１５及びＴ
１６にΔVを印加すると、 Ic（T15）／Ic（T16）＝（A15／A16）exp.（−
ΔV／Vt）となる。
よつて、 Vbe1−Vbe2＝Vtln.（（Ie1／Ie2）（A2／A1））
である。ただし、A1はトランジスタＴ１のエミ
ツタ領域、A2はトランジスタＴ２のエミツタ領
域等である。Vt＝kT／ｑである。ただし、ｑ＝
電子電荷、ｋ＝ボルツマン定数、Ｔ＝絶対温度で
ある。第２図に示す４象限乗算回路のトランジス
タＴ１３，Ｔ１４，Ｔ１５，Ｔ１６ならびにダイ
オードT5，T6において、 ΔV＝Vbe（T5）−Vbe（T6） ＝Vtln.（（I1／I2）（A6／A5）） と定義すると、 Vx＝０ I1＝I2かつΔV＝Vtln.（A6／A5）の場合、トラ
ンジスタＴ１３及びＴ１４にΔVを印加すると、 Ic（T13）／Ic（T14）＝（A13／A14）exp.
（ΔV／Vt）となり、トランジスタＴ１５及びＴ
１６にΔVを印加すると、 Ic（T15）／Ic（T16）＝（A15／A16）exp.（−
ΔV／Vt）となる。
A13／A14＝（１＋Δ1）／（１−Δ1）
A15／A16＝（１＋Δ2）／（１−Δ2）
A6／A5＝（１＋Δ3）／（１−Δ3）
＝exp.（ΔV／Vt）
となるようにΔ1，Δ2，Δ3をそれぞれ定義する
と、 Ic（T13）／Ic（T14）＝（１＋Δ1）（１＋Δ3）／
（１−Δ1）（１−Δ3） Ic（T15）／Ic（T16）＝（１＋Δ2）（１−Δ3）／
（１−Δ2）（１＋Δ3）となる。ここで、 Ic（T13）＋Ic（T14）＝I3とすると、 Ic（T13）＝１／2I3（１＋Δ1）（１＋Δ3）／（１
＋Δ1Δ3） Ic（T14）＝１／2I3（１−Δ1）（１−Δ3）／（１
＋Δ1Δ3）となり、Ic（T15）＋Ic（T16）＝I4とす
ると、 Ic（T15）＝１／2I4（１＋Δ2）（１−Δ3）／（１
−Δ2Δ3） Ic（T16）＝１／2I4（１−Δ2）（１＋Δ3）／（１
−Δ2Δ3）となる。よつて、 IO＝IO2−IO3 ＝（Ic（T13）＋Ic（T15））−（Ic（T14）＋Ic
（T16）） ＝（Ic（T13）−Ic（T14））＋（Ic（T15）−Ic
（T16）） 上式で、 Ic（T13）−Ic（T14）＝I3（Δ1＋Δ3）／（１＋
Δ1Δ3） Ic（T15）−Ic（T16）＝I4（Δ2―Δ3）／（１−
Δ2Δ3） となるから、 I0＝I3（Δ1＋Δ3）／（１＋Δ1Δ3） ＋I4（Δ2−Δ3）／（１−Δ2Δ3） となる。ここで、 I3＝Iy（１−Δy）、I4＝Iy（１＋Δy） を代入すれば、 I0＝Iy（１−Δy）（Δ1＋Δ3）／（１＋Δ1Δ3） ＋Iy（１＋Δy）（Δ2−Δ3）／（１―Δ2Δ3） となり、従つて、 I0＝IyΔy（Δ2−Δ3）／（１−Δ2Δ3）−（Δ1＋
Δ3）／（１＋Δ1Δ3）） ＋Iy（Δ2−Δ3）／（１−Δ2Δ3）＋（Δ1＋
Δ3）／（１＋Δ1Δ3）） となる。更に、IyΔy＝Vy／Ryを代入すれば、 I0＝（Vy／Ry）（（Δ2−Δ3）／（１−Δ2Δ3）−
（Δ1＋Δ3）／１＋Δ1Δ3）） ＋Iy（（Δ2−Δ3）／（１−Δ2Δ3）＋（Δ1＋
Δ3）／（１＋Δ1Δ3）） となる。
と、 Ic（T13）／Ic（T14）＝（１＋Δ1）（１＋Δ3）／
（１−Δ1）（１−Δ3） Ic（T15）／Ic（T16）＝（１＋Δ2）（１−Δ3）／
（１−Δ2）（１＋Δ3）となる。ここで、 Ic（T13）＋Ic（T14）＝I3とすると、 Ic（T13）＝１／2I3（１＋Δ1）（１＋Δ3）／（１
＋Δ1Δ3） Ic（T14）＝１／2I3（１−Δ1）（１−Δ3）／（１
＋Δ1Δ3）となり、Ic（T15）＋Ic（T16）＝I4とす
ると、 Ic（T15）＝１／2I4（１＋Δ2）（１−Δ3）／（１
−Δ2Δ3） Ic（T16）＝１／2I4（１−Δ2）（１＋Δ3）／（１
−Δ2Δ3）となる。よつて、 IO＝IO2−IO3 ＝（Ic（T13）＋Ic（T15））−（Ic（T14）＋Ic
（T16）） ＝（Ic（T13）−Ic（T14））＋（Ic（T15）−Ic
（T16）） 上式で、 Ic（T13）−Ic（T14）＝I3（Δ1＋Δ3）／（１＋
Δ1Δ3） Ic（T15）−Ic（T16）＝I4（Δ2―Δ3）／（１−
Δ2Δ3） となるから、 I0＝I3（Δ1＋Δ3）／（１＋Δ1Δ3） ＋I4（Δ2−Δ3）／（１−Δ2Δ3） となる。ここで、 I3＝Iy（１−Δy）、I4＝Iy（１＋Δy） を代入すれば、 I0＝Iy（１−Δy）（Δ1＋Δ3）／（１＋Δ1Δ3） ＋Iy（１＋Δy）（Δ2−Δ3）／（１―Δ2Δ3） となり、従つて、 I0＝IyΔy（Δ2−Δ3）／（１−Δ2Δ3）−（Δ1＋
Δ3）／（１＋Δ1Δ3）） ＋Iy（Δ2−Δ3）／（１−Δ2Δ3）＋（Δ1＋
Δ3）／（１＋Δ1Δ3）） となる。更に、IyΔy＝Vy／Ryを代入すれば、 I0＝（Vy／Ry）（（Δ2−Δ3）／（１−Δ2Δ3）−
（Δ1＋Δ3）／１＋Δ1Δ3）） ＋Iy（（Δ2−Δ3）／（１−Δ2Δ3）＋（Δ1＋
Δ3）／（１＋Δ1Δ3）） となる。
この出力電流IOの式から、入力Vx＝０の場
合、Vyのすべての値に対しIOは各目上は０であ
る。また、IOは、Vyの値とは無関係な、かつ定
常電流Iyに比例する０オフセツト項を有する。更
に、IOはVyに比例する０オフセツト項を有す
る。出力電流IOの式は、入力状態を選択すると
下記のようになる： Vx＝０、Vy＝０の場合； I0＝Iy（Δ2−Δ3）／（１−Δ2Δ3）＋（Δ1＋
Δ3）／（１＋Δ1Δ3）） Vx＝０、Vy＝MAX（＋ve）、Δy＝＋１の場
合； IO＝2Iy（Δ2−Δ3）／１−Δ2Δ3） Vx＝０、Vy＝MAX（−ve）、Δy＝−１の場
合； IO＝2Iy（Δ1＋Δ3）／（１＋Δ1Δ3）４象限乗
算回路の主なエラー項目はトランジスタＴ５，Ｔ
６，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６のVbe不整
合によるものである。このエラーは、エミツタ抵
抗を付加しても、乗数の直線性をひどく歪ませる
ので、減少することはできない。前述の解析か
ら、Vx＝０の場合、IOの式は２つの項を有する
ことが分る。第１の項はVy入力に比例し、第２
の項は定常電流Iyに比例する。第２の項は最大値
よりも小さいすべてのVy入力の場合に存在する。
合、Vyのすべての値に対しIOは各目上は０であ
る。また、IOは、Vyの値とは無関係な、かつ定
常電流Iyに比例する０オフセツト項を有する。更
に、IOはVyに比例する０オフセツト項を有す
る。出力電流IOの式は、入力状態を選択すると
下記のようになる： Vx＝０、Vy＝０の場合； I0＝Iy（Δ2−Δ3）／（１−Δ2Δ3）＋（Δ1＋
Δ3）／（１＋Δ1Δ3）） Vx＝０、Vy＝MAX（＋ve）、Δy＝＋１の場
合； IO＝2Iy（Δ2−Δ3）／１−Δ2Δ3） Vx＝０、Vy＝MAX（−ve）、Δy＝−１の場
合； IO＝2Iy（Δ1＋Δ3）／（１＋Δ1Δ3）４象限乗
算回路の主なエラー項目はトランジスタＴ５，Ｔ
６，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６のVbe不整
合によるものである。このエラーは、エミツタ抵
抗を付加しても、乗数の直線性をひどく歪ませる
ので、減少することはできない。前述の解析か
ら、Vx＝０の場合、IOの式は２つの項を有する
ことが分る。第１の項はVy入力に比例し、第２
の項は定常電流Iyに比例する。第２の項は最大値
よりも小さいすべてのVy入力の場合に存在する。
Vx入力に対するエラーの変動は放物線状の形
であり、極値では０，０入力で最大である。第２
図の回路例から明らかなように、入力信号Vxお
よびVyがともに０の場合、同じ出力電流I3およ
びI4がトランジスタＴ１３，Ｔ１４，Ｔ１５及び
Ｔ１６をそれぞれ流れ、前述のエラーを生じる。
この場合、トランジスタＴ１３およびＴ１５のコ
レクタ電流の和は反転され、トランジスタＴ１４
およびＴ１６のコレクタ電流の和から差引かれ
る。
であり、極値では０，０入力で最大である。第２
図の回路例から明らかなように、入力信号Vxお
よびVyがともに０の場合、同じ出力電流I3およ
びI4がトランジスタＴ１３，Ｔ１４，Ｔ１５及び
Ｔ１６をそれぞれ流れ、前述のエラーを生じる。
この場合、トランジスタＴ１３およびＴ１５のコ
レクタ電流の和は反転され、トランジスタＴ１４
およびＴ１６のコレクタ電流の和から差引かれ
る。
この反転動作によつてそれ自身のエラーが加わ
る、このエラーも定常電流Iyに比例する。本発明
では、定常テール電流がトランジスタＴ９および
Ｔ１０のコレクタの信号から差引かれ、残りの正
の信号部分しかトランジスタＴ１３，Ｔ１４，Ｔ
１５及びＴ１６ならびに出力反転回路に届かな
い。
る、このエラーも定常電流Iyに比例する。本発明
では、定常テール電流がトランジスタＴ９および
Ｔ１０のコレクタの信号から差引かれ、残りの正
の信号部分しかトランジスタＴ１３，Ｔ１４，Ｔ
１５及びＴ１６ならびに出力反転回路に届かな
い。
第１図は本発明に従つて第２図から改修された
４象限乗算回路である。前述のように、主なエラ
ーのソースは、差動アンプの出力電流I3，I4でト
ランジスタＴ１３，Ｔ１４，Ｔ１５及びＴ１６の
Vbe不整合の影響から生じ、かつVy＝０の場合、
I3＝I4＝Iyであるので、差動アンプ２の部分を形
成する２つの電流ソースの定常電流Iyは、４つの
差動接続された乗算トランジスタＴ１３，Ｔ１
４，Ｔ１５及びＴ１６を介してではなく、独立し
たソースから適切な値の電流を供給される出力線
５および６に接続された別個の回路を介して供給
される。このような構成により、バイアスレベル
に差動入力信号が印加されず（Vy＝０）に動作
する差動アンプ２は、そのすべての定常電流を補
助回路から取出し、乗算トランジスタを電流が流
れないので、端子９からの出力IOは真に０であ
る。
４象限乗算回路である。前述のように、主なエラ
ーのソースは、差動アンプの出力電流I3，I4でト
ランジスタＴ１３，Ｔ１４，Ｔ１５及びＴ１６の
Vbe不整合の影響から生じ、かつVy＝０の場合、
I3＝I4＝Iyであるので、差動アンプ２の部分を形
成する２つの電流ソースの定常電流Iyは、４つの
差動接続された乗算トランジスタＴ１３，Ｔ１
４，Ｔ１５及びＴ１６を介してではなく、独立し
たソースから適切な値の電流を供給される出力線
５および６に接続された別個の回路を介して供給
される。このような構成により、バイアスレベル
に差動入力信号が印加されず（Vy＝０）に動作
する差動アンプ２は、そのすべての定常電流を補
助回路から取出し、乗算トランジスタを電流が流
れないので、端子９からの出力IOは真に０であ
る。
差動アンプ２の追加回路に供給される定常電流
は、トランジスタＴ２４、抵抗器Ｒ２４の組合せ
で形成された追加電流ソースにより生成される。
このソースは、差動アンプ２の２つのソースと同
一であり、これらの２つのソースに結合され、同
等の電流Iyを生成する。この電流は、トランジス
タＴ９およびＴ１０のアルフア損失を補償するた
め、トランジスタ２３を介して送られ、PNPト
ランジスタＴ１７，Ｔ１８，Ｔ１９，Ｔ２５の組
合せにより反射され、差動アンプ２のコレクタの
出力線５および６にそれぞれ接続された２つの線
１０および１１に同じ値の電流Iyが返送される。
PNPトランジスタのエミツタ抵抗Ｒ１７，Ｒ１
８，Ｒ１９，Ｒ２０，Ｒ２１の値は、トランジス
タＴ９およびＴ１０のコレクタ電圧に等しい電圧
をトランジスタ１９のコレクタに与えるように選
択し、トランジスタＴ１７，Ｔ１８およびＴ１９
のコレクタ電流に早期に生じる変動を最小限にす
る。トランジスタＴ１１およびＴ１２は、ダイオ
ードとして動作するように接続され、出力線１０
および１１のそれぞれと基準電圧VBの間に接続
される。トランジスタＴ９のコレクタ電流がトラ
ンジスタＴ１７のコレクタ電流よりも減少する
と、ダイオードＴ１１がオンになり、不足してい
る所要の電流を供給する。同様に、ダイオードＴ
１２は、トランジスタＴ１０のコレクタ電流がト
ランジスタＴ１８のコレクタ電流よりも減少する
と、オンになつて不足している所要の電流を供給
する。
は、トランジスタＴ２４、抵抗器Ｒ２４の組合せ
で形成された追加電流ソースにより生成される。
このソースは、差動アンプ２の２つのソースと同
一であり、これらの２つのソースに結合され、同
等の電流Iyを生成する。この電流は、トランジス
タＴ９およびＴ１０のアルフア損失を補償するた
め、トランジスタ２３を介して送られ、PNPト
ランジスタＴ１７，Ｔ１８，Ｔ１９，Ｔ２５の組
合せにより反射され、差動アンプ２のコレクタの
出力線５および６にそれぞれ接続された２つの線
１０および１１に同じ値の電流Iyが返送される。
PNPトランジスタのエミツタ抵抗Ｒ１７，Ｒ１
８，Ｒ１９，Ｒ２０，Ｒ２１の値は、トランジス
タＴ９およびＴ１０のコレクタ電圧に等しい電圧
をトランジスタ１９のコレクタに与えるように選
択し、トランジスタＴ１７，Ｔ１８およびＴ１９
のコレクタ電流に早期に生じる変動を最小限にす
る。トランジスタＴ１１およびＴ１２は、ダイオ
ードとして動作するように接続され、出力線１０
および１１のそれぞれと基準電圧VBの間に接続
される。トランジスタＴ９のコレクタ電流がトラ
ンジスタＴ１７のコレクタ電流よりも減少する
と、ダイオードＴ１１がオンになり、不足してい
る所要の電流を供給する。同様に、ダイオードＴ
１２は、トランジスタＴ１０のコレクタ電流がト
ランジスタＴ１８のコレクタ電流よりも減少する
と、オンになつて不足している所要の電流を供給
する。
回路構成の変更により、定常電流Iyよりも大き
な差動アンプ２からの差動電流の正の部分が乗算
トランジスタＴ１３，Ｔ１４，Ｔ１５及びＴ１６
に、従つて出力反転回路に供給される。
な差動アンプ２からの差動電流の正の部分が乗算
トランジスタＴ１３，Ｔ１４，Ｔ１５及びＴ１６
に、従つて出力反転回路に供給される。
変更された４象限乗算回路の動作の解析
下記の解析において、簡略化のため装置のベー
タ値は無限であると仮定する。
タ値は無限であると仮定する。
I4＝sgn.（Iy＋Vy／Ry−Ip）
ただし、Ipは線10および11を流れる電流
＝sgn.（Vy／Ry＋ΔIy）
である。符号sgn.は次のように用いられる。
Ａ＝＜０の場合、sgn.(A)＝０
Ａ＞０の場合、sgn.(A)＝Ａ
ΔIyはΔIy＝（Iy−Ip）により定義される。
同様に、I3＝sgn.（Iy−Vy／Ry−Ip）
＝sgn.（−Vy／Ry＋ΔIy）
従来の乗算回路の解析を変更すると、次の式が
得られる。
得られる。
I0＝sgn.（（−Vy／Ry）＋ΔIy）（Δ1＋Δ3）／
（１＋Δ1Δ3） ＋sgn.（（Vy／Ry）＋ΔIy）（Δ2−Δ3）／411
−Δ2Δ3） Vy＝０でΔIyが正の場合、 I0＝ΔIy（Δ1＋Δ3）／（１＋Δ1Δ3）＋（Δ2＋
Δ3）／（１−Δ2Δ3）） となる。
（１＋Δ1Δ3） ＋sgn.（（Vy／Ry）＋ΔIy）（Δ2−Δ3）／411
−Δ2Δ3） Vy＝０でΔIyが正の場合、 I0＝ΔIy（Δ1＋Δ3）／（１＋Δ1Δ3）＋（Δ2＋
Δ3）／（１−Δ2Δ3）） となる。
Ｇ 発明の効果
ΔIy／Iy比0.5％がトリムを使用せずに達成する
ことができる。前述の式から０出力オフセツトエ
ラーが20倍改善される。更に、差動アンプにより
単一終端電流コンバータに導入されたエラーも、
従来の乗算回路におけるようなテール電流Iyでは
なく、Vy入力信号レベルに比例するようにされ
る。更に、ΔIを僅かに負にすることにより、全
許容範囲にわたり、Vy＝０の場合にIO＝０を確
保することができる。ΔIを更に負にすると、フ
イードツク制御システムのような応用で役に立つ
ことがある“ヘツドンド”が生じ、ナル値の場合
に装置が“ハンチング”するのを避けることがで
きる。
ことができる。前述の式から０出力オフセツトエ
ラーが20倍改善される。更に、差動アンプにより
単一終端電流コンバータに導入されたエラーも、
従来の乗算回路におけるようなテール電流Iyでは
なく、Vy入力信号レベルに比例するようにされ
る。更に、ΔIを僅かに負にすることにより、全
許容範囲にわたり、Vy＝０の場合にIO＝０を確
保することができる。ΔIを更に負にすると、フ
イードツク制御システムのような応用で役に立つ
ことがある“ヘツドンド”が生じ、ナル値の場合
に装置が“ハンチング”するのを避けることがで
きる。
第１図は本発明に従つて改良された４象限乗算
回路を表わす図、第２図は従来の４象限乗算回路
を表わす図である。 １，２…差動アンプ。
回路を表わす図、第２図は従来の４象限乗算回路
を表わす図である。 １，２…差動アンプ。
Claims (1)
- 【特許請求の範囲】 １ 第１の差動対トランジスタＴ９，Ｔ１０の各
コレクタ側に第２の差動対トランジスタＴ１３，
Ｔ１４および第３の差動対トランジスタＴ１５，
Ｔ１６のそれぞれの共通エミツタを対応的に接続
するとともに、上記第１の差動対トランジスタＴ
９，Ｔ１０の各ベースの間に第１の乗算入力Vy
を供給し、上記第２の差動対トランジスタＴ１
３，Ｔ１４の各ベース間および上記第３の差動対
トランジスタＴ１５，Ｔ１６の各ベース間に第２
の乗算入力Vxを供給する乗算回路において、 上記第１の差動対トランジスタＴ９，Ｔ１０の
各コレクタにそれぞれ電流供給手段１０，１１を
接続し、上記第１の差動対トランジスタＴ９，Ｔ
１０の各ベースの間にゼロの第１の乗算入力Vy
が供給された場合に、上記電流供給手段１０，１
１だけから上記第１の差動対トランジスタＴ９，
Ｔ１０に定常電流が供給され、上記第２の差動対
トランジスタＴ１３，Ｔ１４および第３の差動対
トランジスタＴ１５，Ｔ１６の各コレクタ・エミ
ツタ通路に電流が流れないように適切な大きさの
電流を上記電流供給手段１０，１１から上記第１
の差動対トランジスタＴ９，Ｔ１０の各コレクタ
に供給するようにしたことを特徴とする乗算回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB84304302.7 | 1984-06-25 | ||
| EP84304303A EP0166045B1 (en) | 1984-06-25 | 1984-06-25 | Graphics display terminal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619767A JPS619767A (ja) | 1986-01-17 |
| JPH0236992B2 true JPH0236992B2 (ja) | 1990-08-21 |
Family
ID=8192675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064030A Granted JPS619767A (ja) | 1984-06-25 | 1985-03-29 | 乗算回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4757309A (ja) |
| EP (1) | EP0166045B1 (ja) |
| JP (1) | JPS619767A (ja) |
| CA (1) | CA1241780A (ja) |
| DE (1) | DE3475446D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229461Y2 (ja) * | 1985-02-01 | 1990-08-08 | ||
| US4893114A (en) * | 1985-06-10 | 1990-01-09 | Ascii Corporation | Image data processing system |
| JP2557828B2 (ja) * | 1985-09-11 | 1996-11-27 | 株式会社東芝 | 画像処理システム |
| US4783652A (en) * | 1986-08-25 | 1988-11-08 | International Business Machines Corporation | Raster display controller with variable spatial resolution and pixel data depth |
| JPH068993B2 (ja) * | 1987-02-05 | 1994-02-02 | 株式会社ナムコ | 映像表示装置 |
| US4951229A (en) * | 1988-07-22 | 1990-08-21 | International Business Machines Corporation | Apparatus and method for managing multiple images in a graphic display system |
| DE69022210T2 (de) * | 1990-01-29 | 1996-05-02 | Ibm | Datenverarbeitungssystem. |
| JPH04140892A (ja) * | 1990-02-05 | 1992-05-14 | Internatl Business Mach Corp <Ibm> | 制御データをエンコードする装置及び方法 |
| US5210825A (en) * | 1990-04-26 | 1993-05-11 | Teknekron Communications Systems, Inc. | Method and an apparatus for displaying graphical data received from a remote computer by a local computer |
| JPH075870A (ja) * | 1993-06-18 | 1995-01-10 | Toshiba Corp | 表示制御システム |
| JPH09114591A (ja) | 1995-10-12 | 1997-05-02 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びその表示方法 |
| US20050195206A1 (en) * | 2004-03-04 | 2005-09-08 | Eric Wogsberg | Compositing multiple full-motion video streams for display on a video monitor |
| US7271815B2 (en) * | 2004-10-21 | 2007-09-18 | International Business Machines Corporation | System, method and program to generate a blinking image |
| JP5058462B2 (ja) * | 2005-07-28 | 2012-10-24 | 京セラ株式会社 | 表示装置及び表示制御方法 |
| US8472066B1 (en) * | 2007-01-11 | 2013-06-25 | Marvell International Ltd. | Usage maps in image deposition devices |
| US8094951B2 (en) * | 2008-02-22 | 2012-01-10 | Himax Technologies Limited | Coding system and method for a bit-plane |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3978470A (en) * | 1974-07-10 | 1976-08-31 | Midwest Analog And Digital, Inc. | Multi-channel data color display apparatus |
| US4206457A (en) * | 1977-12-27 | 1980-06-03 | Rca Corporation | Color display using auxiliary memory for color information |
| FR2477745A1 (fr) * | 1980-03-04 | 1981-09-11 | Thomson Brandt | Dispositif d'affichage graphique en couleurs |
| JPS57135982A (en) * | 1981-02-13 | 1982-08-21 | Matsushita Electric Industrial Co Ltd | Indicator |
| US4470042A (en) * | 1981-03-06 | 1984-09-04 | Allen-Bradley Company | System for displaying graphic and alphanumeric data |
| JPS57190995A (en) * | 1981-05-20 | 1982-11-24 | Mitsubishi Electric Corp | Display indicator |
| US4408200A (en) * | 1981-08-12 | 1983-10-04 | International Business Machines Corporation | Apparatus and method for reading and writing text characters in a graphics display |
| US4490797A (en) * | 1982-01-18 | 1984-12-25 | Honeywell Inc. | Method and apparatus for controlling the display of a computer generated raster graphic system |
| JPS5985574A (ja) * | 1982-11-08 | 1984-05-17 | Toshiba Corp | ダブルバランス回路 |
| US4580135A (en) * | 1983-08-12 | 1986-04-01 | International Business Machines Corporation | Raster scan display system |
-
1984
- 1984-06-25 EP EP84304303A patent/EP0166045B1/en not_active Expired
- 1984-06-25 DE DE8484304303T patent/DE3475446D1/de not_active Expired
-
1985
- 1985-03-29 JP JP60064030A patent/JPS619767A/ja active Granted
- 1985-06-05 CA CA000483259A patent/CA1241780A/en not_active Expired
- 1985-06-24 US US06/748,259 patent/US4757309A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4757309A (en) | 1988-07-12 |
| EP0166045A1 (en) | 1986-01-02 |
| EP0166045B1 (en) | 1988-11-30 |
| CA1241780A (en) | 1988-09-06 |
| DE3475446D1 (en) | 1989-01-05 |
| JPS619767A (ja) | 1986-01-17 |
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