JPH0237729B2 - - Google Patents
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- JPH0237729B2 JPH0237729B2 JP54057579A JP5757979A JPH0237729B2 JP H0237729 B2 JPH0237729 B2 JP H0237729B2 JP 54057579 A JP54057579 A JP 54057579A JP 5757979 A JP5757979 A JP 5757979A JP H0237729 B2 JPH0237729 B2 JP H0237729B2
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- Japan
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- terminal
- analog
- digital converter
- circuit
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
本発明は、並列配置したｎ＋１個（ｎは正の整
数）のインバータ回路を有するアナログ・デジタ
ル変換器であつて、各インバータ回路は、ゲート
電極、ソース電極およびドレイン電極を有する第
１導電型の第１電界効果トランジスタと、ゲート
電極、ソース電極およびドレイン電極を有する第
２導電型の第２電界効果トランジスタとを具えて
おり、第１電界効果トランジスタのソース電極は
第１電源端子に接続され、第２電界効果トランジ
スタのソース電極は第２電源端子に接続され、第
１および第２電界効果トランジスタのドレイン電
極は出力端子に接続され、前記のアナログ・デジ
タル変換器は更に第１端子と第２端子との間にｎ
個の抵抗の第１直列回路を具え、前記の第１端子
から数えてｉ番目の抵抗がそれぞれｉ番目の第１
電界効果トランジスタのゲート電極と（ｉ＋１）
番目の第１電界効果トランジスタのゲート電極と
の間に配置されているアナログ・デジタル変換器
に関するものである。
数）のインバータ回路を有するアナログ・デジタ
ル変換器であつて、各インバータ回路は、ゲート
電極、ソース電極およびドレイン電極を有する第
１導電型の第１電界効果トランジスタと、ゲート
電極、ソース電極およびドレイン電極を有する第
２導電型の第２電界効果トランジスタとを具えて
おり、第１電界効果トランジスタのソース電極は
第１電源端子に接続され、第２電界効果トランジ
スタのソース電極は第２電源端子に接続され、第
１および第２電界効果トランジスタのドレイン電
極は出力端子に接続され、前記のアナログ・デジ
タル変換器は更に第１端子と第２端子との間にｎ
個の抵抗の第１直列回路を具え、前記の第１端子
から数えてｉ番目の抵抗がそれぞれｉ番目の第１
電界効果トランジスタのゲート電極と（ｉ＋１）
番目の第１電界効果トランジスタのゲート電極と
の間に配置されているアナログ・デジタル変換器
に関するものである。
このような変換器回路は特開昭51−52775号公
報に記載されており既知である。この既知の回路
においては、各インバータ回路の第２導電型の第
２トランジスタのゲート電極が第１導電型の第１
トランジスタのゲート電極に接続されており、こ
の接続点が抵抗の第１直列回路のタツプ点に接続
されている。このようなインバータ回路では電源
電圧の大きさによつても出力電圧のダイナミツク
レンジを決定する。従つて、電源電圧は使用する
トランジスタのスレツシユホールド（しきい値）
電圧に比べて大きく、例えば1Vのスレツシユホ
ールド電圧に対して10Vとするのが望ましい。し
かし、この場合、出力電圧をある極値から他の極
値に切換えるのに必要な入力電圧のスイング（ス
テツプ状に変化する電圧の差）もスレツシユホー
ルド電圧に比べ比較的大きくなり、これらのイン
バータ回路はアナログ・デジタル変換器における
比較回路として用いるのに適さなくなる。その理
由は、この場合、スレツシユホールドレベルが正
確に決まらず、切換え速度が制限される為であ
る。
報に記載されており既知である。この既知の回路
においては、各インバータ回路の第２導電型の第
２トランジスタのゲート電極が第１導電型の第１
トランジスタのゲート電極に接続されており、こ
の接続点が抵抗の第１直列回路のタツプ点に接続
されている。このようなインバータ回路では電源
電圧の大きさによつても出力電圧のダイナミツク
レンジを決定する。従つて、電源電圧は使用する
トランジスタのスレツシユホールド（しきい値）
電圧に比べて大きく、例えば1Vのスレツシユホ
ールド電圧に対して10Vとするのが望ましい。し
かし、この場合、出力電圧をある極値から他の極
値に切換えるのに必要な入力電圧のスイング（ス
テツプ状に変化する電圧の差）もスレツシユホー
ルド電圧に比べ比較的大きくなり、これらのイン
バータ回路はアナログ・デジタル変換器における
比較回路として用いるのに適さなくなる。その理
由は、この場合、スレツシユホールドレベルが正
確に決まらず、切換え速度が制限される為であ
る。
本発明の目的は、正確に決定される異なるスレ
ツシユホールドレベルを有するインバータ回路を
具えるアナログ・デジタル変換器を提供せんとす
るにある。
ツシユホールドレベルを有するインバータ回路を
具えるアナログ・デジタル変換器を提供せんとす
るにある。
本発明は、並列配置したｎ＋１個（ｎは正の整
数）のインバータ回路を有するアナログ・デジタ
ル変換器であつて、各インバータ回路は、ゲート
電極、ソース電極およびドレイン電極を有する第
１導電型の第１電界効果トランジスタと、ゲート
電極、ソース電極およびドレイン電極を有する第
２導電型の第２電界効果トランジスタとを具えて
おり、第１電界効果トランジスタのソース電極は
第１電源端子に接続され、第２電界効果トランジ
スタのソース電極は第２電源端子に接続され、第
１および第２電界効果トランジスタのドレイン電
極は出力端子に接続され、前記のアナログ・デジ
タル変換器は更に第１端子と第２端子との間にｎ
個の抵抗の第１直列回路を具え、前記の第１端子
から数てｉ番目の抵抗がそれぞれｉ番目の第１電
界効果トランジスタのゲート電極と番目の第１電
界効果トランジスタのゲート電極との間に配置さ
れているアナログ・デジタル変換器において、当
該アナログ・デジタル変換器が第３端子と前記の
第１端子との間にｎ個の抵抗の第２直列回路をも
具えており、前記の第３端子から数えてｉ番目の
抵抗がそれぞれｉ番目の第２電界効果トランジス
タのゲート電極と（ｉ＋１）番目の第２電界効果
トランジスタのゲート電極との間に配置され、前
記のアナログ・デジタル変換器が更に前記の第１
および第２直列回路に直流電流を流す手段を具
え、前記の第２直列回路は入力信号が供給される
入力端子に結合され、かつ、前記の直流電流を流
す手段により前記の第１および第２直列回路に流
される直流電流は前記入力信号に無関係に一定で
あることを特徴とする。
数）のインバータ回路を有するアナログ・デジタ
ル変換器であつて、各インバータ回路は、ゲート
電極、ソース電極およびドレイン電極を有する第
１導電型の第１電界効果トランジスタと、ゲート
電極、ソース電極およびドレイン電極を有する第
２導電型の第２電界効果トランジスタとを具えて
おり、第１電界効果トランジスタのソース電極は
第１電源端子に接続され、第２電界効果トランジ
スタのソース電極は第２電源端子に接続され、第
１および第２電界効果トランジスタのドレイン電
極は出力端子に接続され、前記のアナログ・デジ
タル変換器は更に第１端子と第２端子との間にｎ
個の抵抗の第１直列回路を具え、前記の第１端子
から数てｉ番目の抵抗がそれぞれｉ番目の第１電
界効果トランジスタのゲート電極と番目の第１電
界効果トランジスタのゲート電極との間に配置さ
れているアナログ・デジタル変換器において、当
該アナログ・デジタル変換器が第３端子と前記の
第１端子との間にｎ個の抵抗の第２直列回路をも
具えており、前記の第３端子から数えてｉ番目の
抵抗がそれぞれｉ番目の第２電界効果トランジス
タのゲート電極と（ｉ＋１）番目の第２電界効果
トランジスタのゲート電極との間に配置され、前
記のアナログ・デジタル変換器が更に前記の第１
および第２直列回路に直流電流を流す手段を具
え、前記の第２直列回路は入力信号が供給される
入力端子に結合され、かつ、前記の直流電流を流
す手段により前記の第１および第２直列回路に流
される直流電流は前記入力信号に無関係に一定で
あることを特徴とする。
ｉ番目の第１および第２トランジスタの各対が
インバータ回路を構成する。各２つのｉ番目の第
１および第２トランジスタのゲート電極間に設け
る抵抗の個数は常に同じとする。これら抵抗のす
べてが同じ値を有する場合、２つのゲート電極間
の抵抗値は各対に対し同じとなり、従つてこれら
ゲート電極間の直流電圧が各対に対し同じとな
る。出力電圧を一方の極値から他方の極値に切換
えるのにインバータ回路の入力端で必要とする電
圧のスイングは、各インバータ回路の第１および
第２電極効果トランジスタのゲート電極間の前記
の直流電圧を、供給すべき電源電圧から第１およ
び第２電界効果トランジスタのスレツシユホール
ド電圧の和を減じた値と同程度とした場合に最小
となる。
インバータ回路を構成する。各２つのｉ番目の第
１および第２トランジスタのゲート電極間に設け
る抵抗の個数は常に同じとする。これら抵抗のす
べてが同じ値を有する場合、２つのゲート電極間
の抵抗値は各対に対し同じとなり、従つてこれら
ゲート電極間の直流電圧が各対に対し同じとな
る。出力電圧を一方の極値から他方の極値に切換
えるのにインバータ回路の入力端で必要とする電
圧のスイングは、各インバータ回路の第１および
第２電極効果トランジスタのゲート電極間の前記
の直流電圧を、供給すべき電源電圧から第１およ
び第２電界効果トランジスタのスレツシユホール
ド電圧の和を減じた値と同程度とした場合に最小
となる。
２つの直列回路間の第１端子を入力端子とした
場合、この入力端子と各ｉ番目のトランジスタ対
の第１導電型のトランジスタのゲート電極との間
の抵抗の個数はそれぞれ相違し、従つてスレツシ
ユホールド電圧値もそれぞれ相違する。前記の抵
抗の値を同じとした場合、ｉ＝１からｉ＝ｎ＋１
までの順序列でのそれぞれ次のインバータ回路の
スレツシユホールド値は、Ｉをこれら抵抗を流れ
る直流電流とし、Ｒをこれら抵抗の各々の値とし
た場合に常に電圧IRだけ前のインバータ回路の
スレツシユホールド値よりも高くなる。前記の入
力端子における零入力電圧が最低のスレツシユホ
ールド値よりも低い場合には、入力電圧が供給さ
れた際にスレツシユホールド値を越えるインバー
タ回路の個数がこの入力電圧の目安となる。
場合、この入力端子と各ｉ番目のトランジスタ対
の第１導電型のトランジスタのゲート電極との間
の抵抗の個数はそれぞれ相違し、従つてスレツシ
ユホールド電圧値もそれぞれ相違する。前記の抵
抗の値を同じとした場合、ｉ＝１からｉ＝ｎ＋１
までの順序列でのそれぞれ次のインバータ回路の
スレツシユホールド値は、Ｉをこれら抵抗を流れ
る直流電流とし、Ｒをこれら抵抗の各々の値とし
た場合に常に電圧IRだけ前のインバータ回路の
スレツシユホールド値よりも高くなる。前記の入
力端子における零入力電圧が最低のスレツシユホ
ールド値よりも低い場合には、入力電圧が供給さ
れた際にスレツシユホールド値を越えるインバー
タ回路の個数がこの入力電圧の目安となる。
ｎ個の抵抵抗の２つの直列回路のいかなる他の
点、例えば第３端子を信号入力端子として選択す
る場合でも、上述したのと同様な理論が成立つ。
点、例えば第３端子を信号入力端子として選択す
る場合でも、上述したのと同様な理論が成立つ。
この実施例では、第１および第２直列回路に直
流電流を流す前記の手段を第３端子および第２端
子間の直流電圧源を以て構成することができる。
流電流を流す前記の手段を第３端子および第２端
子間の直流電圧源を以て構成することができる。
この場合、前記の第３端子と、定電圧点との間
に信号入力電流を受ける抵抗を設けるのが有利で
ある。この信号入力電流は入力抵抗の両端間に信
号電圧を生ぜしめ、この信号電圧が、前記の第１
および第２直列回路の各抵抗の両端間に直流電圧
が現れる為に、これら直列回路の各点上に得られ
る。
に信号入力電流を受ける抵抗を設けるのが有利で
ある。この信号入力電流は入力抵抗の両端間に信
号電圧を生ぜしめ、この信号電圧が、前記の第１
および第２直列回路の各抵抗の両端間に直流電圧
が現れる為に、これら直列回路の各点上に得られ
る。
アナログ・デジタル変換器は更に、バイアス電
流を入力抵抗に流すバイアス電流源を具えるよう
にするのが有利である。
流を入力抵抗に流すバイアス電流源を具えるよう
にするのが有利である。
このバイアス電流源によれば信号入力端子の零
入力設定を制御しうる。
入力設定を制御しうる。
本発明によるアナログ・デジタル変換器を少な
くとも部分的に集積回路として形成する場合、互
いにほぼ平行な方向に延在する第１および第２抵
抗トラツクと、第１抵抗トラツクにほぼ平行な列
上に位置する第１導電型のｎ個の第１電界効果ト
ランジスタの列と、第２抵抗トラツクにほぼ平行
な列上に位置する第２相補導電型のｎ個の第２電
界効果トランジスタの列と、第１電界効果トラン
ジスタの列にほぼ平行に位置する第１導体トラツ
クと、第２電界効果トランジスタの列にほぼ平行
に位置する第２導体トラツクとを具え、前記の第
１電界効果トランジスタの各々を１個の前記第２
電界効果トランジスタに対向させて位置させ、前
記の第１電界効果トランジスタのゲート電極の
各々を前記の第１抵抗トラツクに接続し、前記の
第２電界効果トランジスタのゲート電極の各々を
前記の第２抵抗トラツクに接続し、前記の第１電
界効果トランジスタのソース電極の各々を前記の
第１導体トラツクに接続し、前記の第２電界効果
トランジスタのソース電極の各々を前記の第２導
体トラツクに接続し、各第１電界効果トランジス
タのドレイン電極をこの第１電界効果トランジス
タに対向して位置する第２電界効果トランジスタ
のドレイン電極に接続したことを特徴とする。
くとも部分的に集積回路として形成する場合、互
いにほぼ平行な方向に延在する第１および第２抵
抗トラツクと、第１抵抗トラツクにほぼ平行な列
上に位置する第１導電型のｎ個の第１電界効果ト
ランジスタの列と、第２抵抗トラツクにほぼ平行
な列上に位置する第２相補導電型のｎ個の第２電
界効果トランジスタの列と、第１電界効果トラン
ジスタの列にほぼ平行に位置する第１導体トラツ
クと、第２電界効果トランジスタの列にほぼ平行
に位置する第２導体トラツクとを具え、前記の第
１電界効果トランジスタの各々を１個の前記第２
電界効果トランジスタに対向させて位置させ、前
記の第１電界効果トランジスタのゲート電極の
各々を前記の第１抵抗トラツクに接続し、前記の
第２電界効果トランジスタのゲート電極の各々を
前記の第２抵抗トラツクに接続し、前記の第１電
界効果トランジスタのソース電極の各々を前記の
第１導体トラツクに接続し、前記の第２電界効果
トランジスタのソース電極の各々を前記の第２導
体トラツクに接続し、各第１電界効果トランジス
タのドレイン電極をこの第１電界効果トランジス
タに対向して位置する第２電界効果トランジスタ
のドレイン電極に接続したことを特徴とする。
この構造の集積回路は、外部接続線や外部素子
により前述した第２の目的を達成しうるスレツシ
ユホールド回路に容易に拡張しうる。この場合、
この集積回路は第１および第２導電型のトランジ
スタの対間の接続線の数が最小となるように極め
てコンパクトであり、交差接続数も最小としう
る。
により前述した第２の目的を達成しうるスレツシ
ユホールド回路に容易に拡張しうる。この場合、
この集積回路は第１および第２導電型のトランジ
スタの対間の接続線の数が最小となるように極め
てコンパクトであり、交差接続数も最小としう
る。
この集積回路においては、第１電界効果トラン
ジスタを、これらのチヤネルが第１抵抗トラツク
に平行となるように第１抵抗トラツクと第１導体
トラツクとの間に位置させ、第１抵抗トラツクお
よび第１導体トラツクの岐路を第１電界効果トラ
ンジスタのゲート電極およびソース電極までそれ
ぞれ導びき、第２電界効果トランジスタを、これ
らのチヤネルが第２抵抗トラツクに平行となるよ
うに第２抵抗トラツクと第２導体トラツクとの間
に位置させ、第２抵抗トラツクおよび第２導体ト
ラツクの岐路を第２電界効果トランジスタのゲー
ト電極およびソース電極までそれぞれ導びくのが
有利である。
ジスタを、これらのチヤネルが第１抵抗トラツク
に平行となるように第１抵抗トラツクと第１導体
トラツクとの間に位置させ、第１抵抗トラツクお
よび第１導体トラツクの岐路を第１電界効果トラ
ンジスタのゲート電極およびソース電極までそれ
ぞれ導びき、第２電界効果トランジスタを、これ
らのチヤネルが第２抵抗トラツクに平行となるよ
うに第２抵抗トラツクと第２導体トラツクとの間
に位置させ、第２抵抗トラツクおよび第２導体ト
ラツクの岐路を第２電界効果トランジスタのゲー
ト電極およびソース電極までそれぞれ導びくのが
有利である。
本例によれば、２つの抵抗トラツクおよび２つ
の導体トラツクを、互いに交差接続することなく
２列のトランジスタのゲート電極およびソース電
極に接続することができる。
の導体トラツクを、互いに交差接続することなく
２列のトランジスタのゲート電極およびソース電
極に接続することができる。
更に、前記の２つの抵抗トラツクを２列の電界
効果トランジスタの列間に位置させ、前記の２つ
の導体トラツクの各々を２列の電界効果トランジ
スタの各側にそれぞれ位置させるのが有利であ
る。
効果トランジスタの列間に位置させ、前記の２つ
の導体トラツクの各々を２列の電界効果トランジ
スタの各側にそれぞれ位置させるのが有利であ
る。
互いに対向して位置するトランジスタのドレイ
の電極間を接続する場合、前記の２つの抵抗トラ
ツクを絶縁層で被覆し、互いに対向する各２つの
電界効果トランジスタのドレイン電極を、前記の
絶縁層上を通過する第３導体トラツクに接続する
ようにすることができる。
の電極間を接続する場合、前記の２つの抵抗トラ
ツクを絶縁層で被覆し、互いに対向する各２つの
電界効果トランジスタのドレイン電極を、前記の
絶縁層上を通過する第３導体トラツクに接続する
ようにすることができる。
前記の第３導体トラツクに接続を行ないうるよ
うにする為には、前記の第３導体トラツクを、前
記の第１および第２抵抗トラツクと同じ材料より
成る第３トラツクに隣接させ、これら第３トラツ
クをも絶縁層で被覆し、これら第３トラツクを、
前記の第１導体トラツクの延在方向に対しほぼ直
角な方向で前記の第１導体トラツクの下方を通過
するようにすることができる。
うにする為には、前記の第３導体トラツクを、前
記の第１および第２抵抗トラツクと同じ材料より
成る第３トラツクに隣接させ、これら第３トラツ
クをも絶縁層で被覆し、これら第３トラツクを、
前記の第１導体トラツクの延在方向に対しほぼ直
角な方向で前記の第１導体トラツクの下方を通過
するようにすることができる。
所望の目的を達成する為に集積化に適した集積
回路においては、前記の第１の抵抗トラツクの一
端を、前記の第２抵抗トラツクのうち前記の第１
抵抗トラツクの前記の一端と対向して位置する端
部とは異なる側の端部に接続する第４導体トラツ
クを設けるのが好適である。
回路においては、前記の第１の抵抗トラツクの一
端を、前記の第２抵抗トラツクのうち前記の第１
抵抗トラツクの前記の一端と対向して位置する端
部とは異なる側の端部に接続する第４導体トラツ
クを設けるのが好適である。
図面につき本発明を説明する。
第１ａ図はｐチヤネル電界効果トランジスタ
Tpおよびｎチヤネル電界効果トランジスタToを
有する既知のＣ−MOSインバータ回路を示す。
これら２つの電界効果トランジスタTpおよびTo
のゲート電極は入力端子１に接続されており、ド
レイン電極は出力端子２に接続されている。更
に、トランジスタTpのソース電極は電源端子３
に接続され、トランジスタToのソース電極は電
源端子４に接続されている。
Tpおよびｎチヤネル電界効果トランジスタToを
有する既知のＣ−MOSインバータ回路を示す。
これら２つの電界効果トランジスタTpおよびTo
のゲート電極は入力端子１に接続されており、ド
レイン電極は出力端子２に接続されている。更
に、トランジスタTpのソース電極は電源端子３
に接続され、トランジスタToのソース電極は電
源端子４に接続されている。
端子１，２，３および４における電圧がそれぞ
れVi，Vp，VddおよびVssである場合に、出力電
圧Vpと入力電圧Viとの間の関数を表わす線図を
第１ｂ図に示す。入力電圧ViがVssに等しい場合
には、トランジスタToが非導通であり、トラン
ジスタTpが導通し、出力電圧Vp（無負荷状態で
の）がVddに等しくなる。入力電圧Viが増大し、
トランジスタToのスレツシユホールド（しきい
値）電圧Voを越えると（Vi＝Vss＋Vo）、トラン
ジスタToがターン・オンし、トランジスタTpの
導通程度が減少し、Vpが減少する。入力電圧Vi
がトランジスタTpのスレツシユホールド電圧Vp
を越えると（Vi＝Vdd−Vp）、トランジスタTpが
ターン・オフし、出力電圧VpがVssに等しくな
る。
れVi，Vp，VddおよびVssである場合に、出力電
圧Vpと入力電圧Viとの間の関数を表わす線図を
第１ｂ図に示す。入力電圧ViがVssに等しい場合
には、トランジスタToが非導通であり、トラン
ジスタTpが導通し、出力電圧Vp（無負荷状態で
の）がVddに等しくなる。入力電圧Viが増大し、
トランジスタToのスレツシユホールド（しきい
値）電圧Voを越えると（Vi＝Vss＋Vo）、トラン
ジスタToがターン・オンし、トランジスタTpの
導通程度が減少し、Vpが減少する。入力電圧Vi
がトランジスタTpのスレツシユホールド電圧Vp
を越えると（Vi＝Vdd−Vp）、トランジスタTpが
ターン・オフし、出力電圧VpがVssに等しくな
る。
切換え範囲ΔVにおいては、出力電圧は正確に
決まらず、種々のパラメータに依存する。従つ
て、正確な切換え点を決めることができない。
決まらず、種々のパラメータに依存する。従つ
て、正確な切換え点を決めることができない。
第１ｃ図はVdd−Vss＝Vo＋Vpとした場合の第
１ｂ図と同じ特性曲線を示す。第１ｂ図の特性曲
線においては、ΔV＝Vdd−Vss−Vo−Vpである
為、第１ｃ図の特性曲線ではΔV＝０である。切
換え点はVi＝Vo＋Vssとして正確に決まる。しか
し、この場合出力信号Vpの、ステツプ状に変化
する電圧の差Vdd−Vss（以後スイング電圧と称す
る）が第１ｂ図の場合のスイング電圧に比べ著る
しく減少し、例えば第１ｂ図に10Vに対し2Vに
減少するという欠点がある。
１ｂ図と同じ特性曲線を示す。第１ｂ図の特性曲
線においては、ΔV＝Vdd−Vss−Vo−Vpである
為、第１ｃ図の特性曲線ではΔV＝０である。切
換え点はVi＝Vo＋Vssとして正確に決まる。しか
し、この場合出力信号Vpの、ステツプ状に変化
する電圧の差Vdd−Vss（以後スイング電圧と称す
る）が第１ｂ図の場合のスイング電圧に比べ著る
しく減少し、例えば第１ｂ図に10Vに対し2Vに
減少するという欠点がある。
第２ａ図は本発明によるスレツシユホールド回
路の一例を示す。この回路は第１ａ図の回路のト
ランジスタTpおよびToのゲート電極間に電圧源
５を加えて成る回路に相当し、この電圧源５は本
例の場合ΔV＝Vdd−Vss−Vo−Vpなる電圧を有
するものとする。
路の一例を示す。この回路は第１ａ図の回路のト
ランジスタTpおよびToのゲート電極間に電圧源
５を加えて成る回路に相当し、この電圧源５は本
例の場合ΔV＝Vdd−Vss−Vo−Vpなる電圧を有
するものとする。
第２ｂ図は第１ｂ図の特性曲線に相当する関連
の特性曲線を示すも、この場合、入力電圧Viが値
Vss＋Vo＋ΔVを越えない限り出力電圧Vpが値Vdd
を維持する。その理由は、Vi＝VVss＋Vo＋ΔV
となるまでトランジスタToターン・オンしない
為である。電圧源５に対し電圧ΔV＝Vdd−Vss−
Vo−Vpを選択した為、Vi＝Vdd−Vpとなり、こ
の電圧Vi＝Vdd−VpがトランジスタTpをターン・
オフする電圧である。従つて出力電圧VpはVi＝
Vss＋ΔV＋Vo＝Vdd−Vpに対しVddからVssに急
峻に切換わり、しかもこのことは出力電圧が大き
なススイング電圧を呈するということと両立す
る。
の特性曲線を示すも、この場合、入力電圧Viが値
Vss＋Vo＋ΔVを越えない限り出力電圧Vpが値Vdd
を維持する。その理由は、Vi＝VVss＋Vo＋ΔV
となるまでトランジスタToターン・オンしない
為である。電圧源５に対し電圧ΔV＝Vdd−Vss−
Vo−Vpを選択した為、Vi＝Vdd−Vpとなり、こ
の電圧Vi＝Vdd−VpがトランジスタTpをターン・
オフする電圧である。従つて出力電圧VpはVi＝
Vss＋ΔV＋Vo＝Vdd−Vpに対しVddからVssに急
峻に切換わり、しかもこのことは出力電圧が大き
なススイング電圧を呈するということと両立す
る。
電圧源５の電圧は必ずしも値ΔVを有するよう
にする必要はない。実際には０とΔVとの間のい
かなる値によつても改善を行なうことができる。
電圧源５が電圧Vcを有する場合には、切換え幅
は第１ｂ図の状態におけるΔVの幅に比べてΔV
−Vcとなる。
にする必要はない。実際には０とΔVとの間のい
かなる値によつても改善を行なうことができる。
電圧源５が電圧Vcを有する場合には、切換え幅
は第１ｂ図の状態におけるΔVの幅に比べてΔV
−Vcとなる。
第３ａ図は、入力電圧Viがスレツシユホールド
回路のスレツシユホールド値を値Vss＋Vo＋ΔV
以外で越えうるようにした本発明回路の他の例を
示す。この目的の為に、第２ａ図の回路における
トランジスタTpのゲート電極と入力端子１との
間に電圧源６を接続した。この電圧源６が電圧
Vbを有する場合には、切換え点はVi＝Vss＋Vo＋
ΔV−Vbに位置する。
回路のスレツシユホールド値を値Vss＋Vo＋ΔV
以外で越えうるようにした本発明回路の他の例を
示す。この目的の為に、第２ａ図の回路における
トランジスタTpのゲート電極と入力端子１との
間に電圧源６を接続した。この電圧源６が電圧
Vbを有する場合には、切換え点はVi＝Vss＋Vo＋
ΔV−Vbに位置する。
トランジスタTpのゲート電極に対する電圧Vb
の極性が電圧ΔVの極性と同じである場合には、
電圧源５および６を第３ｂ図に示すように組合わ
せることができる。この第３ｂ図においては、電
圧源５１を入力端子１とトランジスタTpのゲー
ト電極との間に設け、電圧源５２を入力端子１と
トランジスタToのゲート電極との間に設ける。
この場合、電圧源５１が第３ａ図の電圧源６に相
当し、電圧源５１および５２の直列回路が第３ａ
図の電圧源５に相当する。
の極性が電圧ΔVの極性と同じである場合には、
電圧源５および６を第３ｂ図に示すように組合わ
せることができる。この第３ｂ図においては、電
圧源５１を入力端子１とトランジスタTpのゲー
ト電極との間に設け、電圧源５２を入力端子１と
トランジスタToのゲート電極との間に設ける。
この場合、電圧源５１が第３ａ図の電圧源６に相
当し、電圧源５１および５２の直列回路が第３ａ
図の電圧源５に相当する。
電圧源５１が電圧mΔVを有し、電圧源５２が
電圧（１−ｍ）ΔVを有する場合には、トランジ
スタTpおよびToのゲート電極間の総計の電圧は
ΔVに等しく、パラメータｍに無関係となる。こ
の場合、切換え点はVi＝Vss＋Vo＋（１−ｍ）ΔV
に位置し、この切換え点はパラメータｍを適当に
選択することにより調整しうる。ｍ＝１、3/4、
１／２、1/4および０にした場合の関連する特性曲線
を第３ｃ図に示す。
電圧（１−ｍ）ΔVを有する場合には、トランジ
スタTpおよびToのゲート電極間の総計の電圧は
ΔVに等しく、パラメータｍに無関係となる。こ
の場合、切換え点はVi＝Vss＋Vo＋（１−ｍ）ΔV
に位置し、この切換え点はパラメータｍを適当に
選択することにより調整しうる。ｍ＝１、3/4、
１／２、1/4および０にした場合の関連する特性曲線
を第３ｃ図に示す。
第３ａおよび３ｂ図の回路は、複数のスレツシ
ユホールド値を有する回路、例えばアナログ−デ
ジタル変換器を得るように組合わせるのに極めて
適している。第４図は４つのスレツシユホールド
値を有する上述した回路を示す。この回路は、回
路点１４および３１間における抵抗R1，Rp1，
Rp2，Rp3およびR2の直列接続回路と、回路点３
１および１１間における抵抗R3，Ro1，Ro2，Ro3
およびR4の直列接続回路とを有する。更に、第
４図の回路は、ｐチヤネルトランジスタTp1，
Tp2，Tp3およびTp4と、ｎチヤネルトランジスタ
To1，To2，To3およびTo4とを有する。これらト
ランジスタTp1，Tp2，Tp3，Tp4，To1，To2，
To3およびTo4の各別のゲート電極を抵抗R1およ
びRp1間、抵抗Rp1およびRp2間、抵抗Rp2および
Rp3間、抵抗Rp3およびR2間、抵抗R3およびRo1
間、抵抗Ro1およびRo2間、抵抗Ro2およびRo3間
および抵抗Ro3およびR4間にそれぞれ接続する。
各対のトランジスタTp1およびTo1、トランジス
タTp2およびTo2、トランジスタTp3およびTo3お
よびトランジスタTp4およびTo4のドレイン電極
は出力端子２１，２２，２３および２４にそれぞ
れ接続する。トランジスタTp1，Tp2，Tp3および
Tp4のソース電極は電源端子３に接続し、トラン
ジスタTo1，To2，To3およびTo4のソース電極は
電源端子４に接続する。回路点１４および１１間
の抵抗を流れる直流電流を得る為に、Vzのツエ
ナー電圧を有するツエナーダイオード１２をこれ
らの回路点間に接続する。回路点１４は抵抗Ra
を経て定電位点９に接続する。信号電流源７はこ
の抵抗Raに信号電流を流す。また回路点１１は
バイアス電流源８を経て定電位点１０に接続す
る。
ユホールド値を有する回路、例えばアナログ−デ
ジタル変換器を得るように組合わせるのに極めて
適している。第４図は４つのスレツシユホールド
値を有する上述した回路を示す。この回路は、回
路点１４および３１間における抵抗R1，Rp1，
Rp2，Rp3およびR2の直列接続回路と、回路点３
１および１１間における抵抗R3，Ro1，Ro2，Ro3
およびR4の直列接続回路とを有する。更に、第
４図の回路は、ｐチヤネルトランジスタTp1，
Tp2，Tp3およびTp4と、ｎチヤネルトランジスタ
To1，To2，To3およびTo4とを有する。これらト
ランジスタTp1，Tp2，Tp3，Tp4，To1，To2，
To3およびTo4の各別のゲート電極を抵抗R1およ
びRp1間、抵抗Rp1およびRp2間、抵抗Rp2および
Rp3間、抵抗Rp3およびR2間、抵抗R3およびRo1
間、抵抗Ro1およびRo2間、抵抗Ro2およびRo3間
および抵抗Ro3およびR4間にそれぞれ接続する。
各対のトランジスタTp1およびTo1、トランジス
タTp2およびTo2、トランジスタTp3およびTo3お
よびトランジスタTp4およびTo4のドレイン電極
は出力端子２１，２２，２３および２４にそれぞ
れ接続する。トランジスタTp1，Tp2，Tp3および
Tp4のソース電極は電源端子３に接続し、トラン
ジスタTo1，To2，To3およびTo4のソース電極は
電源端子４に接続する。回路点１４および１１間
の抵抗を流れる直流電流を得る為に、Vzのツエ
ナー電圧を有するツエナーダイオード１２をこれ
らの回路点間に接続する。回路点１４は抵抗Ra
を経て定電位点９に接続する。信号電流源７はこ
の抵抗Raに信号電流を流す。また回路点１１は
バイアス電流源８を経て定電位点１０に接続す
る。
ツエナーダイオード１２の為に、回路点１４お
よび１１間の回路における各抵抗の両端間には一
定の電圧が現われる。抵抗Rp1，Rp2，Rp3，Ro1，
Ro2およびRo3の抵抗値が互いに等しい場合には、
各対のトランジスタTp1およびTo1、トランジス
タTp2およびTo2、トランジスタTp3およびTo3お
よびトランジスタTp4およびTo4のゲート電極間
に同じ直流電圧が現われる。これらの抵抗Rp1，
Rp2，Rp3，Rp4，Ro1，Ro2，Ro3およびRo4が値Rp
を有し、抵抗R1，R2，R3およびR4が値1/2Rpを
有する場合には、各対のトランジスタのゲート電
極間のこの直流電圧は1/2Vzに等しくなる。従つ
て、最適な状態の場合Vz＝2ΔVとする必要があ
る。抵抗Rp4〜RpoおよびRo4〜Rooを追加して回
路をｎ対のトランジスタに拡張する場合にも、関
係Vz＝2ΔVはそのまま維持される。従つて、多
数対のトランジスタを組合せて、各対のトランジ
スタのゲート電極間に同じ直流電圧が生じるよう
にすることができる。
よび１１間の回路における各抵抗の両端間には一
定の電圧が現われる。抵抗Rp1，Rp2，Rp3，Ro1，
Ro2およびRo3の抵抗値が互いに等しい場合には、
各対のトランジスタTp1およびTo1、トランジス
タTp2およびTo2、トランジスタTp3およびTo3お
よびトランジスタTp4およびTo4のゲート電極間
に同じ直流電圧が現われる。これらの抵抗Rp1，
Rp2，Rp3，Rp4，Ro1，Ro2，Ro3およびRo4が値Rp
を有し、抵抗R1，R2，R3およびR4が値1/2Rpを
有する場合には、各対のトランジスタのゲート電
極間のこの直流電圧は1/2Vzに等しくなる。従つ
て、最適な状態の場合Vz＝2ΔVとする必要があ
る。抵抗Rp4〜RpoおよびRo4〜Rooを追加して回
路をｎ対のトランジスタに拡張する場合にも、関
係Vz＝2ΔVはそのまま維持される。従つて、多
数対のトランジスタを組合せて、各対のトランジ
スタのゲート電極間に同じ直流電圧が生じるよう
にすることができる。
回路点３１を信号入力端子とみなす場合には、
トランジスタTo1，To2，To3およびTo4のゲート
電極は入力端子３１における直流電圧に対してそ
れぞれ1/16Vz、3/16Vz、5/16Vzおよび7/16Vzだ
け相違した電圧を有する。従つて、第４図の回路
はパラメータｍに対する値1/8、3/8、5/8および
７／８を有する第３ｂ図による４つの組合せ回路を
具える。
トランジスタTo1，To2，To3およびTo4のゲート
電極は入力端子３１における直流電圧に対してそ
れぞれ1/16Vz、3/16Vz、5/16Vzおよび7/16Vzだ
け相違した電圧を有する。従つて、第４図の回路
はパラメータｍに対する値1/8、3/8、5/8および
７／８を有する第３ｂ図による４つの組合せ回路を
具える。
回路点１１或いは回路点１４を信号入力端子と
みなす場合には、第４図の回路は第３ａ図による
４つの回路の組合せとみなすことができる。
みなす場合には、第４図の回路は第３ａ図による
４つの回路の組合せとみなすことができる。
信号電流源７が抵抗Raに信号を流すと、この
抵抗の両端間に信号電圧Viが生じる。この信号電
圧は回路点１４および１１間の抵抗例の各点にも
現れるがこの抵抗列の各点に現われる信号電圧の
直流レベルは偏移している。
抵抗の両端間に信号電圧Viが生じる。この信号電
圧は回路点１４および１１間の抵抗例の各点にも
現れるがこの抵抗列の各点に現われる信号電圧の
直流レベルは偏移している。
ツエナーダイオード１２に対する零入力電流を
も供給するバイアス電流源８により、信号電流が
無い場合にトランジスタTo1〜To4のすべてが導
通し、トランジスタTp1〜Tp4のすべてが非導通
となるように抵抗Raの両端間の零入力電圧を調
整する場合には、すべての出力端子２１〜２４に
電圧Vssが現われる。信号電流を供給すると、ト
ランジスタTp1，Tp2，Tp3およびTp4がターン・
オンし、関連するトランジスタTo1〜To4が信号
電流の増大に応じて順次にターン・オフし、電圧
Vddが出力端子２１，２２，２３および２４に順
次に現われる。出力端子における電圧Vddは論理
レベル“１”とみなすことができ、電圧Vssは論
理レベル“０”とみなすことができる。出力端子
の状態がデジタル符号に変換される場合には、ア
ナログ−デジタル変換器が得られ、零点は電流源
８により調整でき、ステツプサイド、すなわち、
１つ後の出力端子の状態を変えるのに必要な信号
電流変化は抵抗Raにより調整しうる。
も供給するバイアス電流源８により、信号電流が
無い場合にトランジスタTo1〜To4のすべてが導
通し、トランジスタTp1〜Tp4のすべてが非導通
となるように抵抗Raの両端間の零入力電圧を調
整する場合には、すべての出力端子２１〜２４に
電圧Vssが現われる。信号電流を供給すると、ト
ランジスタTp1，Tp2，Tp3およびTp4がターン・
オンし、関連するトランジスタTo1〜To4が信号
電流の増大に応じて順次にターン・オフし、電圧
Vddが出力端子２１，２２，２３および２４に順
次に現われる。出力端子における電圧Vddは論理
レベル“１”とみなすことができ、電圧Vssは論
理レベル“０”とみなすことができる。出力端子
の状態がデジタル符号に変換される場合には、ア
ナログ−デジタル変換器が得られ、零点は電流源
８により調整でき、ステツプサイド、すなわち、
１つ後の出力端子の状態を変えるのに必要な信号
電流変化は抵抗Raにより調整しうる。
第４図の回路は極めて多数の、例えば64のトラ
ンジスタToおよびTpに拡張できる。
ンジスタToおよびTpに拡張できる。
ΔVの調整および回路駆動の点では多くの方法
がある。第４図の回路においては、ツエナーダイ
オード１２を種々の型の電圧源によつて置き換え
ることができ、或いは回路点１４および１１間の
抵抗列に安定化電流を通す電流源を加える場合に
はこのツエナーダイオードを省略することができ
る。ツエナーダイオードを設けない場合、或いは
ツエナーダイオードに対する別個の零入力電流回
路を設ける場合には、バイアス電流源８を抵抗
Raに直接接続することもできる。ツエナーダイ
オードは信号電流に対する短絡回路を構成する
為、このダイオードを回路点１１に接続すること
ができる。更に、信号は電圧として回路点１４お
よび１１間の抵抗列の適当な点に直接供給するこ
ともできる。
がある。第４図の回路においては、ツエナーダイ
オード１２を種々の型の電圧源によつて置き換え
ることができ、或いは回路点１４および１１間の
抵抗列に安定化電流を通す電流源を加える場合に
はこのツエナーダイオードを省略することができ
る。ツエナーダイオードを設けない場合、或いは
ツエナーダイオードに対する別個の零入力電流回
路を設ける場合には、バイアス電流源８を抵抗
Raに直接接続することもできる。ツエナーダイ
オードは信号電流に対する短絡回路を構成する
為、このダイオードを回路点１１に接続すること
ができる。更に、信号は電圧として回路点１４お
よび１１間の抵抗列の適当な点に直接供給するこ
ともできる。
第５図は第４図の回路を駆動する他の方法を示
す。図面を簡単とする為に、第５図にはトランジ
スタTo1〜To4およびTp1〜Tp4を示さない。
す。図面を簡単とする為に、第５図にはトランジ
スタTo1〜To4およびTp1〜Tp4を示さない。
第４図の回路に比べた場合、ツエナーダイオー
ド１２を直列の２つのツエナーダイオード１３お
よび１４で置き換え、各ツエナーダイオードが1/
２Vzに等しいツエナー電圧を有するようにしてい
る。これら２つのツエナーダイオード間の回路点
は回路点３１に接続し、信号電流源７も回路点３
１に接続する。
ド１２を直列の２つのツエナーダイオード１３お
よび１４で置き換え、各ツエナーダイオードが1/
２Vzに等しいツエナー電圧を有するようにしてい
る。これら２つのツエナーダイオード間の回路点
は回路点３１に接続し、信号電流源７も回路点３
１に接続する。
第４図に示すような回路は一般に集積回路の形
態をとる。第４図の回路のツエナーダイオード１
２、可変抵抗Ra、信号電流源７およびバイアス
電流源８は、多方面に使用しうるようにする為に
このような集積回路に含めない。しかし、回路点
１４および１１間の抵抗列やすべてのトランジス
タTpおよびToはこの集積回路内に設ける。
態をとる。第４図の回路のツエナーダイオード１
２、可変抵抗Ra、信号電流源７およびバイアス
電流源８は、多方面に使用しうるようにする為に
このような集積回路に含めない。しかし、回路点
１４および１１間の抵抗列やすべてのトランジス
タTpおよびToはこの集積回路内に設ける。
第４図の回路における抵抗回路網や電界効果ト
ランジスタは極めてコンパクトな形態で集積化し
うるということを確かめた。第６図はこのような
集積回路の表面上のレイアウトを線図的に示す。
ランジスタは極めてコンパクトな形態で集積化し
うるということを確かめた。第６図はこのような
集積回路の表面上のレイアウトを線図的に示す。
第６図の集積回路は点１２１および１３１間に
抵抗材料、実際例ではｎ型のドープを行なつた多
結晶珪素のトラツク１００を有し、このトラツク
が第４図の回路点１４および３１間の抵抗列を構
成する。同様に、点１３２および１１１間の抵抗
トラツク１０１は第４図の回路点３１および１１
間の抵抗列を構成する。点１３１および１３２
（これらの点は第４図の回路点３１に相当する）
は第６図に示す様に金属トラツク１０３により相
互接続することができる。点１３１および１３２
を集積回路の端子に接続することが望ましい場合
には、この接続を集積回路の外部で行なうことも
できる。
抵抗材料、実際例ではｎ型のドープを行なつた多
結晶珪素のトラツク１００を有し、このトラツク
が第４図の回路点１４および３１間の抵抗列を構
成する。同様に、点１３２および１１１間の抵抗
トラツク１０１は第４図の回路点３１および１１
間の抵抗列を構成する。点１３１および１３２
（これらの点は第４図の回路点３１に相当する）
は第６図に示す様に金属トラツク１０３により相
互接続することができる。点１３１および１３２
を集積回路の端子に接続することが望ましい場合
には、この接続を集積回路の外部で行なうことも
できる。
トラツク１００のそばにはトランジスタTpの
すべてを形成し、トラツク１０１のそばにはトラ
ンジスタToのすべてを形成する（これらのトラ
ンジスタは第７図に示す）。抵抗トラツク１００
および１０１の岐路１０４および１０５はトラン
ジスタTpのすべておよびトランジスタToのすべ
てのゲート電極を接続部をそれぞれ構成する。ま
た、トラツク１０１に平行に金属トラツク１０６
を延在させ、この金属トラツク１０６の岐路をト
ランジスタToのすべてのソース電極に接続する。
この金属トラツク１０６は第４図による端子４ま
で延在させ、供給電圧Vssを印加しうるようにす
る。同様に、トラツク１００に平行に金属トラツ
ク１０７を延在させ、この金属トラツク１０７の
岐路１０９をトランジスタTpのすべてのソース
電極に接続する。この金属トラツク１０７は供給
電圧Vddを印加する為の端子３まで延在させる。
対を成すトランジスタTpおよびToのドレイン電
極は金属トラツク１１０により相互接続し、これ
ら金属トラツク１１０の各々は多結晶トラツク１
１２を介して他の回路に或いは第４図の回路にお
けるように出力端子２１，２２，２３…まで導び
く（多結晶トラツク１１２を介する理由は金属ト
ラツク１０６との交差を容易に行ないうるように
する為である）。
すべてを形成し、トラツク１０１のそばにはトラ
ンジスタToのすべてを形成する（これらのトラ
ンジスタは第７図に示す）。抵抗トラツク１００
および１０１の岐路１０４および１０５はトラン
ジスタTpのすべておよびトランジスタToのすべ
てのゲート電極を接続部をそれぞれ構成する。ま
た、トラツク１０１に平行に金属トラツク１０６
を延在させ、この金属トラツク１０６の岐路をト
ランジスタToのすべてのソース電極に接続する。
この金属トラツク１０６は第４図による端子４ま
で延在させ、供給電圧Vssを印加しうるようにす
る。同様に、トラツク１００に平行に金属トラツ
ク１０７を延在させ、この金属トラツク１０７の
岐路１０９をトランジスタTpのすべてのソース
電極に接続する。この金属トラツク１０７は供給
電圧Vddを印加する為の端子３まで延在させる。
対を成すトランジスタTpおよびToのドレイン電
極は金属トラツク１１０により相互接続し、これ
ら金属トラツク１１０の各々は多結晶トラツク１
１２を介して他の回路に或いは第４図の回路にお
けるように出力端子２１，２２，２３…まで導び
く（多結晶トラツク１１２を介する理由は金属ト
ラツク１０６との交差を容易に行ないうるように
する為である）。
破線で囲んだ第６図の集積回路の部分Ａを第７
図に詳細に示す。この第７図において、破線で囲
んだ矩形部１１３はトランジスタToを示し、こ
れらトランジスタのソース電極、ゲート電極およ
びドレイン電極は岐路１０８，１０５およびトラ
ツク１１０にそれぞれ接続する。同様に、破線で
囲んで示す矩形部１１４はトランジスタTpを示
し、これらトランジスタのソース電極、ゲート電
極およびドレイン電極は岐路１０９，１０４およ
びトラツク１１０にそれぞれ接続する。
図に詳細に示す。この第７図において、破線で囲
んだ矩形部１１３はトランジスタToを示し、こ
れらトランジスタのソース電極、ゲート電極およ
びドレイン電極は岐路１０８，１０５およびトラ
ツク１１０にそれぞれ接続する。同様に、破線で
囲んで示す矩形部１１４はトランジスタTpを示
し、これらトランジスタのソース電極、ゲート電
極およびドレイン電極は岐路１０９，１０４およ
びトラツク１１０にそれぞれ接続する。
第６図の集積回路の構造を説明する為に、第７
図における４つの断面を第８，９，１０および１
１図にそれぞれ示す。第８図はｐチヤネルトラン
ジスタTpの断面図であり、第９図はｎチヤネル
トランジスタToの断面図であり、第１０図は２
つの隣接するトランジスタTpおよびToのドレイ
ン電極を通る断面図であり、第１１図はこれら２
つのトランジスタのソース電極を通る断面図であ
る。
図における４つの断面を第８，９，１０および１
１図にそれぞれ示す。第８図はｐチヤネルトラン
ジスタTpの断面図であり、第９図はｎチヤネル
トランジスタToの断面図であり、第１０図は２
つの隣接するトランジスタTpおよびToのドレイ
ン電極を通る断面図であり、第１１図はこれら２
つのトランジスタのソース電極を通る断面図であ
る。
本例では、ｎ型基板１１５上に回路を形成し、
その上に比較的肉厚な酸化珪素層１１６を形成
し、この酸化珪素層に孔を形成する（これらの孔
は第７図においては破線１１３および１１４で示
す）。実際には、この孔形成は上記の酸化珪素層
が必要とする位置で基板１１５を酸化することに
より達成しうる。これらの孔内には、トランジス
タを形成し、これらトランジスタを酸化珪素層１
１６によつて互いに絶縁させる。すなわち、他の
工程において、ｎチヤネルトランジスタに対する
島内に例えばイオン注入によりｐ型領域１１７を
形成する。次の工程において、ｐチヤネルトラン
ジスタに対してはｐ型領域上に、ｎチヤネルトラ
ンジスタに対してはｎ型基板１１５上に肉薄の酸
化珪素層１１８を堆積させ、これら酸化珪素層１
１８により、形成すべきゲート電極をその下方に
位置する半導体材料から絶縁させる。本例では、
ｎ型多結晶トラツク１００および１０１と、ゲー
ト絶縁層１１８上に配置するこれらトラツクの岐
路１０４および１０５と、多結晶出力トラツク１
１２とを次の工程で形成し、形成すべきｐチヤネ
ルトランジスタTpのソース電極およびドレイン
電極をそれぞれ構成するｎ型層１１９ａおよび１
１９ｂと、形成すべきｎチヤネルトランジスタ
Toのソース電極およびドレイン電極をそれぞれ
構成するｐ型層１２０ａおよび１２０ｂとを酸化
珪素層１１６および１１８間の区域内に例えば拡
散により順次に形成する。また、同じ工程におい
て、ｐ型領域１１７をｐチヤネルトランジスタ
Tpのソース電極金属化部に接続する為のｐ型接
点１２２ａと、ｎ型基板をｎチヤネルトランジス
タToのソース電極金属化部に接続する為のｎ型
接点１２２ｂを形成する。次の工程において、ソ
ースおよびドレイン電極１１９ａおよび１１９bi
１２０ａおよび１２０ｂ上に接点孔を画成する為
に、また多結晶トラツクを絶縁して金属トラツク
と交差を行ないうるようにする為に酸化珪素１２
３を堆積し、多結晶トラツク１１２の端部には酸
化珪素を堆積せずこれら多結晶トラツク１１２の
端部を、形成すべき金属トラツク１１０と接触せ
しめうるようにする。最後に、岐路１０８および
１０９を含む金属トラツク１０６，１０７および
１１０を例えばアルミニウムの真空堆積により形
成する。
その上に比較的肉厚な酸化珪素層１１６を形成
し、この酸化珪素層に孔を形成する（これらの孔
は第７図においては破線１１３および１１４で示
す）。実際には、この孔形成は上記の酸化珪素層
が必要とする位置で基板１１５を酸化することに
より達成しうる。これらの孔内には、トランジス
タを形成し、これらトランジスタを酸化珪素層１
１６によつて互いに絶縁させる。すなわち、他の
工程において、ｎチヤネルトランジスタに対する
島内に例えばイオン注入によりｐ型領域１１７を
形成する。次の工程において、ｐチヤネルトラン
ジスタに対してはｐ型領域上に、ｎチヤネルトラ
ンジスタに対してはｎ型基板１１５上に肉薄の酸
化珪素層１１８を堆積させ、これら酸化珪素層１
１８により、形成すべきゲート電極をその下方に
位置する半導体材料から絶縁させる。本例では、
ｎ型多結晶トラツク１００および１０１と、ゲー
ト絶縁層１１８上に配置するこれらトラツクの岐
路１０４および１０５と、多結晶出力トラツク１
１２とを次の工程で形成し、形成すべきｐチヤネ
ルトランジスタTpのソース電極およびドレイン
電極をそれぞれ構成するｎ型層１１９ａおよび１
１９ｂと、形成すべきｎチヤネルトランジスタ
Toのソース電極およびドレイン電極をそれぞれ
構成するｐ型層１２０ａおよび１２０ｂとを酸化
珪素層１１６および１１８間の区域内に例えば拡
散により順次に形成する。また、同じ工程におい
て、ｐ型領域１１７をｐチヤネルトランジスタ
Tpのソース電極金属化部に接続する為のｐ型接
点１２２ａと、ｎ型基板をｎチヤネルトランジス
タToのソース電極金属化部に接続する為のｎ型
接点１２２ｂを形成する。次の工程において、ソ
ースおよびドレイン電極１１９ａおよび１１９bi
１２０ａおよび１２０ｂ上に接点孔を画成する為
に、また多結晶トラツクを絶縁して金属トラツク
と交差を行ないうるようにする為に酸化珪素１２
３を堆積し、多結晶トラツク１１２の端部には酸
化珪素を堆積せずこれら多結晶トラツク１１２の
端部を、形成すべき金属トラツク１１０と接触せ
しめうるようにする。最後に、岐路１０８および
１０９を含む金属トラツク１０６，１０７および
１１０を例えばアルミニウムの真空堆積により形
成する。
抵抗回路網とトランジスタTpおよびToとを有
する集積回路の基本構造は極めてコンパクトとな
る。２つの副回路網を２つのアンチパラレル
（anti−parallel）トラツクとして構成することに
より、第３図により電圧源のないスレツシユホー
ルド回路を構成するトランジスタ対の一方のトラ
ンジスタTpがこれに関連するトランジスタToに
隣接して位置し、従つてこれらトランジスタのド
レイン電極間の極めて短かい非交差接続が可能と
なる。更に、トランジスタTpのすべてのソース
電極やトランジスタToのすべてのソース電極を
それぞれ、岐路を有する１つのトラツクを経て電
源端子に接続することができる。
する集積回路の基本構造は極めてコンパクトとな
る。２つの副回路網を２つのアンチパラレル
（anti−parallel）トラツクとして構成することに
より、第３図により電圧源のないスレツシユホー
ルド回路を構成するトランジスタ対の一方のトラ
ンジスタTpがこれに関連するトランジスタToに
隣接して位置し、従つてこれらトランジスタのド
レイン電極間の極めて短かい非交差接続が可能と
なる。更に、トランジスタTpのすべてのソース
電極やトランジスタToのすべてのソース電極を
それぞれ、岐路を有する１つのトラツクを経て電
源端子に接続することができる。
第７〜１１図につき説明したような詳細構造に
関しては種々の変形が可能であり、これらの変形
は主として集積回路を製造する処理に依存する。
例えば、酸化珪素の代りに他の種々の絶縁材料、
例えば窒化珪素を用いることができる。また、多
結晶抵抗材料の代りに他の材料、例えばチタンを
選択することもできる。また、抵抗トラツクは堆
積する代りに基板中へのｐ或いはｎ型拡散により
形成することもできる。
関しては種々の変形が可能であり、これらの変形
は主として集積回路を製造する処理に依存する。
例えば、酸化珪素の代りに他の種々の絶縁材料、
例えば窒化珪素を用いることができる。また、多
結晶抵抗材料の代りに他の材料、例えばチタンを
選択することもできる。また、抵抗トラツクは堆
積する代りに基板中へのｐ或いはｎ型拡散により
形成することもできる。
第６図による基本的な構造の点では、例えば、
電源トラツク１０６および１０７を２列のトラン
ジスタの間に配置し、抵抗トラツク１００および
１０１の各々をこれら２列のトランジスタの各側
にそれぞれ配置することもできる。
電源トラツク１０６および１０７を２列のトラン
ジスタの間に配置し、抵抗トラツク１００および
１０１の各々をこれら２列のトランジスタの各側
にそれぞれ配置することもできる。
第１ａ図は既知のCMOSインバータ回路を示
す線図、第１ｂおよび１ｃ図は第１ａ図の回路の
特性曲線を示す線図、第２ａ図は本発明によるア
ナログ・デジタル変換器に用いるインバータ回路
の一実施例を示す回路図、第２ｂ図は第２ａ図の
回路の特性曲線を示す線図、第３ａ図は本発明に
よるアナログ・デジタル変換器に用いるインバー
タ回路の他の実施例を示す回路図、第３ｂ図は第
３ａ図の改善例を示す回路図、第３ｃ図は第３ｂ
図の回路の特性曲線図、第４図は複数のスレツシ
ユホールド値を有する本発明によるアナログ・デ
ジタル変換器の一実施例を示す回路図、第５図は
第４図の回路の一部の変形例を示す回路図、第６
図は第４図の回路の抵抗およびトランジスタを極
めてコンパクトに設けうるようにした集積回路の
基本的なレイアウトを示す平面図、第７図は第６
図の一部を詳細に示す線図、第８図は第７図の
−線上を断面とし矢の方向に見たｐチヤネルト
ランジスタの断面図、第９図は第７図の−線
上を断面とし矢の方向に見たｎチヤネルトランジ
スタの断面図、第１０図は第７図のＸ−Ｘ線上を
断面とし矢の方向に見た断面図、第１１図は第７
図のXI−XI線上を断面とし矢の方向に見た断面図
である。 １……入力端子、２，２１〜２４……出力端
子、３，４……電源端子、５，６，５１，５２…
…電圧源、７……信号電流源、８……バイアス電
流源、９，１０……定電位点、１２……ツエナー
ダイオード、１００，１０１……抵抗トラツク、
１０３，１０６，１０７，１１０……金属トラツ
ク、１１３，１１４……トランジスタ、１１５…
…ｎ型基板、１１６……酸化珪素層、１１７……
ｐ型領域、１１８……酸化珪素層（ゲート絶縁
層）、１１９ａ，１２０ａ……ソース電極、１１
９ｂ，１２０ｂ……ドレイン電極、１２２ａ……
ｐ型接点、１２２ｂ……ｎ型接点、１２３……酸
化珪素。
す線図、第１ｂおよび１ｃ図は第１ａ図の回路の
特性曲線を示す線図、第２ａ図は本発明によるア
ナログ・デジタル変換器に用いるインバータ回路
の一実施例を示す回路図、第２ｂ図は第２ａ図の
回路の特性曲線を示す線図、第３ａ図は本発明に
よるアナログ・デジタル変換器に用いるインバー
タ回路の他の実施例を示す回路図、第３ｂ図は第
３ａ図の改善例を示す回路図、第３ｃ図は第３ｂ
図の回路の特性曲線図、第４図は複数のスレツシ
ユホールド値を有する本発明によるアナログ・デ
ジタル変換器の一実施例を示す回路図、第５図は
第４図の回路の一部の変形例を示す回路図、第６
図は第４図の回路の抵抗およびトランジスタを極
めてコンパクトに設けうるようにした集積回路の
基本的なレイアウトを示す平面図、第７図は第６
図の一部を詳細に示す線図、第８図は第７図の
−線上を断面とし矢の方向に見たｐチヤネルト
ランジスタの断面図、第９図は第７図の−線
上を断面とし矢の方向に見たｎチヤネルトランジ
スタの断面図、第１０図は第７図のＸ−Ｘ線上を
断面とし矢の方向に見た断面図、第１１図は第７
図のXI−XI線上を断面とし矢の方向に見た断面図
である。 １……入力端子、２，２１〜２４……出力端
子、３，４……電源端子、５，６，５１，５２…
…電圧源、７……信号電流源、８……バイアス電
流源、９，１０……定電位点、１２……ツエナー
ダイオード、１００，１０１……抵抗トラツク、
１０３，１０６，１０７，１１０……金属トラツ
ク、１１３，１１４……トランジスタ、１１５…
…ｎ型基板、１１６……酸化珪素層、１１７……
ｐ型領域、１１８……酸化珪素層（ゲート絶縁
層）、１１９ａ，１２０ａ……ソース電極、１１
９ｂ，１２０ｂ……ドレイン電極、１２２ａ……
ｐ型接点、１２２ｂ……ｎ型接点、１２３……酸
化珪素。
Claims (1)
- 【特許請求の範囲】 １ 並列配置したｎ＋１個（ｎは正の整数）のイ
ンバータ回路を有するアナログ・デジタル変換器
であつて、各インバータ回路は、ゲート電極、ソ
ース電極およびドレイン電極を有する第１導電型
の第１電界効果トランジスタTo1〜To4とゲート
電極、ソース電極およびドレイン電極を有する第
２導電型の第２電界効果トランジスタTp1〜Tp4
とを具えており、第１電界効果トランジスタのソ
ース電極は第１電源端子４に接続され、第２電界
効果トランジスタのソース電極は第２電源端子３
に接続され、第１および第２電界効果トランジス
タのドレイン電極は出力端子２１〜２４に接続さ
れ、前記のアナログ・デジタル変換器は更に第１
端子３１と第２端子１１との間にｎ個の抵抗Ro1
〜Ro3の第１直列回路を具え、前記の第１端子３
１から数えてｉ番目の抵抗がそれぞれｉ番目の第
１電界効果トランジスタのゲート電極と（ｉ＋
１）番目の第１電界効果トランジスタのゲート電
極との間に配置されているアナログ・デジタル変
換器において、当該アナログ・デジタル変換器が
第３端子１４と前記の第１端子３１との間にｎ個
の抵抗Rp1〜Rp3の第２直列回路をも具えており、
前記の第３端子から数えてｉ番目の抵抗がそれぞ
れｉ番目の第２電界効果トランジスタのゲート電
極と（ｉ＋１）番目の第２電界効果トランジスタ
のゲート電極との間に配置され、前記のアナロ
グ・デジタル変換器が更に前記の第１および第２
直列回路に直流電流を流す手段を具え、前記の第
２直列回路は入力信号が供給される入力端子に結
合され、かつ、前記の直流電流を流す手段により
前記の第１および第２直列回路に流される直流電
流は前記入力信号に無関係に一定であることを特
徴とするアナログ・デジタル変換器。 ２ 特許請求の範囲第１項に記載のアナログ・デ
ジタル変換器において、前記の第３端子１４が前
記の入力端子を構成していることを特徴とするア
ナログ・デジタル変換器。 ３ 特許請求の範囲第２項に記載のアナログ・デ
ジタル変換器において、第３端子１４が抵抗R1
を経て前記の第２直列回路Rp1〜Rp3に接続され
ていることを特徴とするアナログ・デジタル変換
器。 ４ 特許請求の範囲第１項に記載のアナログ・デ
ジタル変換器において、前記の第１端子３１が前
記の入力端子を構成していることを特徴とするア
ナログ・デジタル変換器。 ５ 特許請求の範囲第４項に記載のアナログ・デ
ジタル変換器において、前記の第１端子３１が第
１抵抗R3を経て前記の第１直列回路Ro1〜Ro3に
接続され、第２抵抗R2を経て前記の第２直列回
路Rp1〜Rp3に接続されていることを特徴とする
アナログ・デジタル変換器。 ６ 特許請求の範囲第１〜５項のいずれか１項に
記載のアナログ・デジタル変換器において、前記
の第１および第２直列回路に直流電流を流す前記
の手段が第３端子１４と第２端子１１との間の直
流電圧源１２を以て構成されていることを特徴と
するアナログ・デジタル変換器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7805068A NL7805068A (nl) | 1978-05-11 | 1978-05-11 | Drempelschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54163665A JPS54163665A (en) | 1979-12-26 |
| JPH0237729B2 true JPH0237729B2 (ja) | 1990-08-27 |
Family
ID=19830815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5757979A Granted JPS54163665A (en) | 1978-05-11 | 1979-05-10 | Threshold circuit |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4326136A (ja) |
| JP (1) | JPS54163665A (ja) |
| CA (1) | CA1141441A (ja) |
| DE (1) | DE2917942C2 (ja) |
| FR (1) | FR2425771B1 (ja) |
| GB (1) | GB2021346B (ja) |
| HK (1) | HK19783A (ja) |
| NL (1) | NL7805068A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ198054A (en) * | 1981-08-17 | 1986-05-09 | New Zealand Dev Finance | Polernary logic:multilevel circuits |
| US4414480A (en) * | 1981-12-17 | 1983-11-08 | Storage Technology Partners | CMOS Circuit using transmission line interconnections |
| EP0129542A4 (en) * | 1982-12-27 | 1986-06-11 | Storage Technology Partners | INTERMEDIATE CONNECTIONS OF TRANSMISSION LINES USING CMOS CIRCUIT. |
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| JPS6149522A (ja) * | 1984-08-17 | 1986-03-11 | Stanley Electric Co Ltd | インバ−タ回路 |
| US4647798A (en) * | 1985-04-15 | 1987-03-03 | Ncr Corporation | Negative input voltage CMOS circuit |
| JPH0758899B2 (ja) * | 1985-06-12 | 1995-06-21 | シーメンス、アクチエンゲゼルシヤフト | 電子スイツチ |
| US4717836A (en) * | 1986-02-04 | 1988-01-05 | Burr-Brown Corporation | CMOS input level shifting circuit with temperature-compensating n-channel field effect transistor structure |
| GB2187054B (en) * | 1986-02-21 | 1989-04-26 | Stc Plc | Analogue to digital converters |
| US4758749A (en) * | 1987-05-19 | 1988-07-19 | National Semiconductor Corporation | CMOS current sense amplifier |
| US4872010A (en) * | 1988-02-08 | 1989-10-03 | Hughes Aircraft Company | Analog-to-digital converter made with focused ion beam technology |
| FR2655496B1 (fr) * | 1989-12-05 | 1992-02-28 | Sgs Thomson Microelectronics | Comparateur a seuil immunise contre le bruit. |
| US5327131A (en) * | 1991-11-07 | 1994-07-05 | Kawasaki Steel Corporation | Parallel A/D converter having comparator threshold voltages defined by MOS transistor geometries |
| US5930638A (en) * | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| US5863823A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Semiconductor Corporation | Self-aligned edge control in silicon on insulator |
| JP3379050B2 (ja) * | 1993-11-15 | 2003-02-17 | 富士通株式会社 | 半導体装置 |
| US5760729A (en) * | 1995-05-01 | 1998-06-02 | Thomson Consumer Electronics, Inc. | Flash analog-to-digital converter comparator reference arrangement |
| US6429492B1 (en) | 1999-06-23 | 2002-08-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Low-power CMOS device and logic gates/circuits therewith |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3610960A (en) * | 1968-05-21 | 1971-10-05 | Rca Corp | Scan generator circuit |
| DE1904788C3 (de) * | 1969-01-31 | 1974-01-03 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Elektrische Schaltungsanordnung mit mindestens zwei Signalausgängen |
| US3631528A (en) * | 1970-08-14 | 1971-12-28 | Robert S Green | Low-power consumption complementary driver and complementary bipolar buffer circuits |
| US3740580A (en) * | 1971-02-13 | 1973-06-19 | Messerschmitt Boelkow Blohm | Threshold value switch |
| US3823330A (en) * | 1973-01-18 | 1974-07-09 | Inselek Inc | Circuit for shifting and amplifying input voltages |
| JPS539931B2 (ja) * | 1974-04-30 | 1978-04-10 | ||
| DE2445142C3 (de) * | 1974-09-20 | 1980-10-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Analog-Digital-Umsetzer und Digital-Analog-Umsetzer sowie Verfahren zu ihrem Betrieb |
| JPS5152775A (ja) * | 1974-11-02 | 1976-05-10 | Minolta Camera Kk | Anarogudeijitaruhenkansochi |
| US4032795A (en) * | 1976-04-14 | 1977-06-28 | Solitron Devices, Inc. | Input buffer |
-
1978
- 1978-05-11 NL NL7805068A patent/NL7805068A/xx not_active Application Discontinuation
-
1979
- 1979-05-03 CA CA000327036A patent/CA1141441A/en not_active Expired
- 1979-05-04 DE DE2917942A patent/DE2917942C2/de not_active Expired
- 1979-05-04 US US06/035,977 patent/US4326136A/en not_active Expired - Lifetime
- 1979-05-08 GB GB7915803A patent/GB2021346B/en not_active Expired
- 1979-05-10 JP JP5757979A patent/JPS54163665A/ja active Granted
- 1979-05-11 FR FR7912052A patent/FR2425771B1/fr not_active Expired
-
1983
- 1983-06-08 HK HK197/83A patent/HK19783A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| GB2021346B (en) | 1982-07-07 |
| DE2917942A1 (de) | 1979-11-22 |
| GB2021346A (en) | 1979-11-28 |
| HK19783A (en) | 1983-06-17 |
| JPS54163665A (en) | 1979-12-26 |
| US4326136A (en) | 1982-04-20 |
| NL7805068A (nl) | 1979-11-13 |
| CA1141441A (en) | 1983-02-15 |
| DE2917942C2 (de) | 1987-02-19 |
| FR2425771A1 (fr) | 1979-12-07 |
| FR2425771B1 (fr) | 1985-11-29 |
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