JPH024170B2 - - Google Patents
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- Publication number
- JPH024170B2 JPH024170B2 JP54156621A JP15662179A JPH024170B2 JP H024170 B2 JPH024170 B2 JP H024170B2 JP 54156621 A JP54156621 A JP 54156621A JP 15662179 A JP15662179 A JP 15662179A JP H024170 B2 JPH024170 B2 JP H024170B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- logic
- power supply
- voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は基準電圧発生回路を有する集積回路装
置に係り、特に電流切換型論理回路（CML）に
基準電圧を供給する基準電圧発生回路に関するも
のである。
置に係り、特に電流切換型論理回路（CML）に
基準電圧を供給する基準電圧発生回路に関するも
のである。
近時、集積回路の高速化、低電力化の必要性に
より、より小さい論理振幅の電流切換型論理回路
（CML）が要求されると共に、より安定な論理動
作を保証するための最適な基準電圧の供給に関し
ての重要性が増している。第１図に２入力AND
ゲートに対する従来の基準電圧供給の方法を示
す。２入力ANDゲートＧ１はＧ２，Ｇ３の各ゲ
ートの出力Ａ，ＢをトランジスタQ1，Q2のベー
スに入力し、AND出力Ｃ、NAND出力をそれ
ぞれQ3，Q2のコレクタより出力している。但し、
負論理で考えているので高レベルの信号は論理
“０”、低レベルの信号は、論理“１”である。各
ゲートは定電流Ioを引く定電流源及び、出力負荷
抵抗R1〜R6を有する。論理振幅Vlはすべて同じ
と考えR1〜R6に同じ値Rcをとる。トランジスタ
Q3のベースには基準電圧発生回路IRGより基準
電圧VRIが印加されている。尚、基準電圧VRIは集
積回路外部より印加される場合もある。基準電圧
発生回路は論理レベルの中間値をとるため、ゲー
トと同一の定電流Ioを用いた場合、負荷抵抗は各
ゲートの負荷抵抗値Rcの半分の値を取る。通常
製造変動による基準電圧のずれによる影響を抑え
るため、ゲートの負荷抵抗と同じ値Rcの抵抗R7，
R8を並列接続し使用している。従つて基準電圧
VRI＝IoRc／２となり論理振幅Vl＝IoRcの中間値
が設定される。しかし集積回路内では電源配線に
配線抵抗があることから、電源の電圧降下が生
じ、論理レベルがその電圧降下分だけずれること
が予測される。特に多くの論理素子を集積したチ
ツプサイズの大きいLSIでは電源配線も長く又多
くの電流が流れ、電源のチツプ内での電圧降下が
無視出来ない状態となつている。ゲートＧ１及び
基準電圧発生回路IRGでの電源配線を電位の基準
Ｖ０としてゲートＧ２，Ｇ３の基準に対する電圧
降下をそれぞれ△V2，△V3とするとゲートＧ２，
Ｇ３からの信号Ａ，Ｂに対して基準電圧VRI＝
Vl／２の時の高レベル“０”に対してのマージ
ンVmはそれぞれ Vm2＝Vl／２−△V2 …(1) Vm3＝Vl／２−△V3 …(2) となり、論理振幅Vlに対しとれる最大のマージ
ンVl／２より基準電圧発生回路の電源配線から
の相対電圧下降分△V2，△V3だけマージンが減
少する事となる。従つて電圧降下分△Ｖが大きく
なつた場合、入力論理レベル保証マージンが少く
なくなり不完全な論理動作により次段への論理振
幅が十分得られない可能性が考えられる。論理振
幅の影響を受け易い回路への信号を安定に発生す
るためのゲートに基準電圧を用いず、差動入力で
AND回路を構成する方法がある。第２図に差動
入力を用い、信号ＡとＢのAND論理を実行する
回路を示す。この方法では完全な論理動作が行な
われ、安定した出力振幅が得られるが、基準電圧
を用いた時のAND回路の構成に比べ、レベルシ
フトのためのエミツタホロワの付加、相補出力信
号線の配線など素子数、配線数の増大及び複数な
論理を作る事が難しいという欠点を有する。
より、より小さい論理振幅の電流切換型論理回路
（CML）が要求されると共に、より安定な論理動
作を保証するための最適な基準電圧の供給に関し
ての重要性が増している。第１図に２入力AND
ゲートに対する従来の基準電圧供給の方法を示
す。２入力ANDゲートＧ１はＧ２，Ｇ３の各ゲ
ートの出力Ａ，ＢをトランジスタQ1，Q2のベー
スに入力し、AND出力Ｃ、NAND出力をそれ
ぞれQ3，Q2のコレクタより出力している。但し、
負論理で考えているので高レベルの信号は論理
“０”、低レベルの信号は、論理“１”である。各
ゲートは定電流Ioを引く定電流源及び、出力負荷
抵抗R1〜R6を有する。論理振幅Vlはすべて同じ
と考えR1〜R6に同じ値Rcをとる。トランジスタ
Q3のベースには基準電圧発生回路IRGより基準
電圧VRIが印加されている。尚、基準電圧VRIは集
積回路外部より印加される場合もある。基準電圧
発生回路は論理レベルの中間値をとるため、ゲー
トと同一の定電流Ioを用いた場合、負荷抵抗は各
ゲートの負荷抵抗値Rcの半分の値を取る。通常
製造変動による基準電圧のずれによる影響を抑え
るため、ゲートの負荷抵抗と同じ値Rcの抵抗R7，
R8を並列接続し使用している。従つて基準電圧
VRI＝IoRc／２となり論理振幅Vl＝IoRcの中間値
が設定される。しかし集積回路内では電源配線に
配線抵抗があることから、電源の電圧降下が生
じ、論理レベルがその電圧降下分だけずれること
が予測される。特に多くの論理素子を集積したチ
ツプサイズの大きいLSIでは電源配線も長く又多
くの電流が流れ、電源のチツプ内での電圧降下が
無視出来ない状態となつている。ゲートＧ１及び
基準電圧発生回路IRGでの電源配線を電位の基準
Ｖ０としてゲートＧ２，Ｇ３の基準に対する電圧
降下をそれぞれ△V2，△V3とするとゲートＧ２，
Ｇ３からの信号Ａ，Ｂに対して基準電圧VRI＝
Vl／２の時の高レベル“０”に対してのマージ
ンVmはそれぞれ Vm2＝Vl／２−△V2 …(1) Vm3＝Vl／２−△V3 …(2) となり、論理振幅Vlに対しとれる最大のマージ
ンVl／２より基準電圧発生回路の電源配線から
の相対電圧下降分△V2，△V3だけマージンが減
少する事となる。従つて電圧降下分△Ｖが大きく
なつた場合、入力論理レベル保証マージンが少く
なくなり不完全な論理動作により次段への論理振
幅が十分得られない可能性が考えられる。論理振
幅の影響を受け易い回路への信号を安定に発生す
るためのゲートに基準電圧を用いず、差動入力で
AND回路を構成する方法がある。第２図に差動
入力を用い、信号ＡとＢのAND論理を実行する
回路を示す。この方法では完全な論理動作が行な
われ、安定した出力振幅が得られるが、基準電圧
を用いた時のAND回路の構成に比べ、レベルシ
フトのためのエミツタホロワの付加、相補出力信
号線の配線など素子数、配線数の増大及び複数な
論理を作る事が難しいという欠点を有する。
本発明の目的は電源配線の電圧降下にかかわら
ず、常に最適な基準電圧を供給することにあり、
より安定な論理動作を提供することにある。
ず、常に最適な基準電圧を供給することにあり、
より安定な論理動作を提供することにある。
本発明は複数個の電流切換型論理回路（CML）
からの信号が入力として与えられるCMLの基準
電圧を供給する回路装置において、前記複数個の
CMLの負荷抵抗が接続されいる電源配線の十分
に近い傍の電位を基準として構成した基準電圧発
生回路で電源配線の電圧降下を基準電圧発生回路
に反映して入力の論理レベルに対し最適な基準電
圧を与え論理動作の安定化を図るという効果があ
る。
からの信号が入力として与えられるCMLの基準
電圧を供給する回路装置において、前記複数個の
CMLの負荷抵抗が接続されいる電源配線の十分
に近い傍の電位を基準として構成した基準電圧発
生回路で電源配線の電圧降下を基準電圧発生回路
に反映して入力の論理レベルに対し最適な基準電
圧を与え論理動作の安定化を図るという効果があ
る。
第３図に従来の方法による第１図に対応した
AND回路の本発明による実施例を示す。基準電
圧発生回路の負荷抵抗R7，R8はそれぞれ基準電
圧を与えるゲートＧ１に入力する信号Ａ，Ｂの発
生源であるゲートＧ２，Ｇ３のコレクタ抵抗が接
続されている電源配線の近傍又は同電位の位置か
ら電源を取つている。従つて基準電圧VRIは VRI＝（Vl＋△V2＋△V3）／２ …(3) となり入力論理レベルの高レベルに対してマージ
ンVmは Vm2＝（Vl＋△V2△V3）／２−△V2＝（Vl−△V2
＋△V3）／２…(4) Vm3＝（Vl＋△V2＋△V3）／２−△V3＝（Vl＋△V
2−△V3）／２…(5) となる。又低レベルに対してのマージンは Vml2＝Vl−（Vl−△V2＋△V3）／２＝（Vl＋△V2
−△V3）／２…(6) Vml3＝Vl−（Vl＋△V2−△V3）／２＝（Vl−△V2
＋△V3）／２…(7) となる。(4)式、(5)式の和及び(6)式、(7)式の和は
Vlとなり更にVm2＝Vml3、Vm3＝Vml2となる
のでこの基準電圧の設定がゲートＧ２，Ｇ３の両
出力の論理レベルに対して最適なマージンをもた
らしたいる事がわかる。本回路における論理レベ
ルは従来の方法に比べて大巾に改善されている。
AND回路の本発明による実施例を示す。基準電
圧発生回路の負荷抵抗R7，R8はそれぞれ基準電
圧を与えるゲートＧ１に入力する信号Ａ，Ｂの発
生源であるゲートＧ２，Ｇ３のコレクタ抵抗が接
続されている電源配線の近傍又は同電位の位置か
ら電源を取つている。従つて基準電圧VRIは VRI＝（Vl＋△V2＋△V3）／２ …(3) となり入力論理レベルの高レベルに対してマージ
ンVmは Vm2＝（Vl＋△V2△V3）／２−△V2＝（Vl−△V2
＋△V3）／２…(4) Vm3＝（Vl＋△V2＋△V3）／２−△V3＝（Vl＋△V
2−△V3）／２…(5) となる。又低レベルに対してのマージンは Vml2＝Vl−（Vl−△V2＋△V3）／２＝（Vl＋△V2
−△V3）／２…(6) Vml3＝Vl−（Vl＋△V2−△V3）／２＝（Vl−△V2
＋△V3）／２…(7) となる。(4)式、(5)式の和及び(6)式、(7)式の和は
Vlとなり更にVm2＝Vml3、Vm3＝Vml2となる
のでこの基準電圧の設定がゲートＧ２，Ｇ３の両
出力の論理レベルに対して最適なマージンをもた
らしたいる事がわかる。本回路における論理レベ
ルは従来の方法に比べて大巾に改善されている。
本発明は抵抗値を変える事なく配線だけによ
り、入力レベルのずれた２入力信号に対し最適な
基準電圧を与える特徴があり、マスタースライス
等抵抗値を変更出来ない集積回路に有効であり、
更に温度変動、製造変動による電源電流の変化に
よる電源配線の電圧降下に応じ、その条件で最適
な基準電圧を供給するという長所があり安定な論
理動作に大きな効果をもたらす。なお、本実施例
では２入力ANDゲートの例を示したが、３入力
以上のゲート回路であつても、入力数に応じて基
準電圧発生用の抵抗を分割し、夫々の電流切換型
論理回路の負荷抵抗の近くに分散配置すれば本発
明の効果は得られる。ただし、この場合、分散配
置される抵抗の合成抵抗値が基準電圧を発生する
のに必要な論理レベルの中間値を発生できるよう
な値に設定する必要があることはいうまでもな
い。
り、入力レベルのずれた２入力信号に対し最適な
基準電圧を与える特徴があり、マスタースライス
等抵抗値を変更出来ない集積回路に有効であり、
更に温度変動、製造変動による電源電流の変化に
よる電源配線の電圧降下に応じ、その条件で最適
な基準電圧を供給するという長所があり安定な論
理動作に大きな効果をもたらす。なお、本実施例
では２入力ANDゲートの例を示したが、３入力
以上のゲート回路であつても、入力数に応じて基
準電圧発生用の抵抗を分割し、夫々の電流切換型
論理回路の負荷抵抗の近くに分散配置すれば本発
明の効果は得られる。ただし、この場合、分散配
置される抵抗の合成抵抗値が基準電圧を発生する
のに必要な論理レベルの中間値を発生できるよう
な値に設定する必要があることはいうまでもな
い。
第１図は従来の基準電圧発生回路を示す回路
図、第３図は本発明による実施例を示す回路図で
ある。第２図は差動CMLによるAND回路を示す
回路図である。図中、Ｇ１〜Ｇ３はゲート、IRG
は基準電圧発生回路、Ａ〜Ｃは信号、Ioは定電流
値、R1〜R3は負荷抵抗、Q1〜Q7はトランジス
タ、Ｖ０，Ｖ１は定電圧源、VRは基準電圧、△
V2及び△V3はそれぞれ電源配線における基準レ
ベル（GND）に対して電位降下を各々示す。
図、第３図は本発明による実施例を示す回路図で
ある。第２図は差動CMLによるAND回路を示す
回路図である。図中、Ｇ１〜Ｇ３はゲート、IRG
は基準電圧発生回路、Ａ〜Ｃは信号、Ioは定電流
値、R1〜R3は負荷抵抗、Q1〜Q7はトランジス
タ、Ｖ０，Ｖ１は定電圧源、VRは基準電圧、△
V2及び△V3はそれぞれ電源配線における基準レ
ベル（GND）に対して電位降下を各々示す。
Claims (1)
- １ 夫々が負荷抵抗を有する複数の電流切換型論
理回路から独立に取り出される複数の出力信号を
個個にうける複数の入力トランジスタと基準電圧
が印加されるトランジスタとを有し、前記複数の
電流切換型論理回路とは電源配線の電圧降下によ
り電源電圧が各々異なる程度に離れて配置された
論理ゲート回路を含む集積回路装置において、前
記基準電圧を発生するための基準電圧発生回路の
基準電圧発生用抵抗を前記複数の電流切換型論理
回路の前記負荷抵抗の近くに分散配置することに
より、電流切換型論理回路の各々の負荷抵抗に印
加される電源電圧と同じ電圧が分散配置された前
記基準電圧発生用抵抗にも印加されるようにした
ことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15662179A JPS5679531A (en) | 1979-12-03 | 1979-12-03 | Reference voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15662179A JPS5679531A (en) | 1979-12-03 | 1979-12-03 | Reference voltage generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5679531A JPS5679531A (en) | 1981-06-30 |
| JPH024170B2 true JPH024170B2 (ja) | 1990-01-26 |
Family
ID=15631708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15662179A Granted JPS5679531A (en) | 1979-12-03 | 1979-12-03 | Reference voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5679531A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3329835A (en) * | 1964-11-20 | 1967-07-04 | Rca Corp | Logic arrangement |
| JPS52114260A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Standard voltage generation circuit |
-
1979
- 1979-12-03 JP JP15662179A patent/JPS5679531A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5679531A (en) | 1981-06-30 |
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