JPH0241835B2 - - Google Patents

Description

請求の範囲 １ メモリ・アドレス信号を選択的に供給する多
数入力と、 前記多数入力に結合され、前記メモリ・アドレ
ス信号の内の所定の１つから動作に必要な全電力
を引き出し、メモリ・アドレス信号の所定の組合
せに応答して所定数の別個の語のアクセス信号の
内の１つを与えるデコーダ手段と、 複数の出力端子と、及び デコーダ手段に結合され、語アクセス信号のそ
れぞれの１つに応答して各出力端子において各セ
ルが個別信号を与えるメモリセルアレイ、とを具
備する低電力付勢デバイス用のメモリ装置。 ２ デコーダ手段は、少なくとも１グループのト
ランジスタ対を具え、１グループの各対は２個の
トランジスタの型NPN、PNPの異なる組合せか
ら成り、各対のグループは、夫々の電力入力に結
合される前記請求の範囲第１項記載のメモリ装
置。 ３ 各メモリセルは、１つの２進語のビツトを蓄
積し、語の各ビツトごとに１つのセクシヨンを具
える前記請求の範囲第１項記載のメモリ装置。 ４ 各メモリセルの各セクシヨンは、夫々の語ア
クセス信号に応答して導通する回路を具える前記
請求の範囲第３項記載のメモリ装置。 ５ 前記回路は、その回路の導通を妨げる手段を
具える前記請求の範囲第４項記載のメモリ装置。 ６ 更に、前記デコーダ手段に接続され、語アク
セス信号によつて動作可能となるバツフア／ドラ
イバ手段を具える前記請求の範囲第１項記載のメ
モリ装置。 ７ 各メモリセルは、多数のセクシヨンを具え、
各セクシヨンは、導通がなされる回路及び導通を
妨げるフイールドプログラム可能手段を具える前
記請求の範囲第６項記載のメモリ装置。 ８ 各バツフア／ドライバ手段は、１個のトラン
ジスタを具え、受信した語アクセス信号は、トラ
ンジスタを導通可能にする前記請求の範囲第７項
記載のメモリ装置。 ９ 各バツフア／ドライバ手段は、付加電流を与
えるように結合され、導通防止手段をプログラム
する第２トランジスタ回路を具える前記請求の範
囲第８項記載のメモリ装置。 １０ バツフア／ドライバ手段は、所定数の部分
から成り、各部分は電源及び対応メモリセルに結
合され、その各々は語アクセス信号の１つを受信
するように結合される前記請求の範囲第６項記載
のメモリ装置。 １１ ｎ個以下の第１の所定数でメモリ・アドレ
ス信号を受信するのに適合した入力端子を有し、
前記メモリ・アドレス信号の内の所定の１つから
動作に必要な全電力を抽出し、前記メモリ・アド
レス信号の所定の組合せに応答して語アクセス信
号を供給するｎ個の出力端子を有するデコーダ回
路網と、 その各々が夫々のデコーダ回路網の出力の内の
１つに結合され、それぞれの語アクセス信号によ
り動作可能となるｎ個のバツフア／ドライバ回路
と、 その各々がバツフア／ドライバ回路の１つに結
合され、語アクセス信号に応答してアクセスさ
れ、メモリ装置の１語当りのビツト数である第２
の所定数の出力を有する、ｎ個のメモリセルと、 を具える低電力付勢デバイス用のｎ語のメモリ装
置。 １２ 符号化入力信号を受信する複数の入力端子
と、前記端子に結合され、前記符号化入力信号に
応答して、前記符号化入力信号の内の所定の１つ
の信号から動作に必要な全電力を引き出し、前記
符号化入力信号の各組合せに応答して、別個の出
力信号を発生するデコーデイング手段と、 異なる出力端子が前記符号化入力信号により付
勢され、前記デコーデイング手段は前記符号化入
力信号の内の所定の１つの信号の存在している間
だけ、そこから電力を引き出し、しかも前記符号
化信号の内の前記所定の１つを受信しない場合に
は、実質的に零電力である複数の出力端子と、 を具えるメモリ装置の論理デコーデイング装置。 １３ 前記デコーデイング手段は、前記符号化入
力信号の内の前記所定の１つに応答して前記デコ
ーデイング手段の一部分のみを付勢する手段を具
え、それにより前記デコーデイング中に電力が節
約される前記請求の範囲第１２項記載のメモリ装
置の論理デコーデイング装置。 発明の背景 本発明は、半導体メモリデバイス（装置）の分
野に関するもので、更に具体的には、最小数の選
択線を必要としアクセスされた時のみ電力を使用
するメモリ装置及びその論理デコーデイング装置
に関する。 半導体メモリは、勿論、技術的には周知であ
り、商業的に広く使用されている。一般的に、そ
れらは、入力デコード回路網とメモリアレイ
（array）とから成り、そのデコーダは、メモリ
の特定部分を選択するように機能し、かつその部
分の情報がアレイの１個又はそれ以上の出力端に
おいて利用できるようにさせる。最小電力を使用
する装置を設計する必要性は、それらがアクセス
されなければ電力を消費しないメモリ素子の開発
を導いた。然し、デコーダの電力上昇（power−
up）遅延に関する設計問題のために、最小の電
力消費をもつて入力をデコードすることと、他
方、入力選択信号に直接応答する能力を保持する
ことを組合せることは可能ではなかつた。 発明の要約 従つて、本発明の目的は、最小数の選択（セレ
クト）線を必要とし、他方動作する時は最小電力
を使用し、アクセスされない時には実質的に電力
消費が零である低バツテリ電源付勢のデバイス用
のメモリ装置及びその論理デコーデイング装置を
提供することである。 本発明の特定の目的は、プログラム可能である
メモリ装置及びその論理デコーデイング装置を提
供することである。 後述により明らかとなるこれらの目的及び他の
目的は、本発明において、アクセスに必要とする
選択線数を最小となし、電力が選択信号により供
給される簡単なデコード回路網を使用することに
よつて与えられる。デコーダは、また、デコーダ
によつてアクセスされなければ電力を必要としな
いメモリアレイに接続される。 本発明の構成は下記に示す通りである。即ち、
発明は、 メモリ・アドレス信号を選択的に供給する多数
力と、 前記多数入力に結合され、前記メモリ・アドレ
信号の内の所定の１つから動作に必要な全電力引
き出し、メモリ・アドレス信号の所定の組合に応
答して所定数の別個の語のアクセス信号の内の１
つを与えるデコーダ手段と、 複数の出力端子と、及び デコーダ手段に結合され、語アクセス信号のそ
れぞれの１つに応答して各出力端子において各セ
ルが個別信号を与えるメモリセルアレイ、とを具
備する低電力付勢デバイス用のメモリ装置として
の構成を有し、或いはまた、 デコーダ手段は、少なくとも１グループのトラ
ンジスタ対を具え、１グループの各対は２個のト
ランジスタの型NPN、PNPの異なる組合せから
成り、各対のグループは、夫々の電力入力に結合
されるメモリ装置としての構成を有し、或いはま
た、 各メモリセルは、１つの２進語のビツトを蓄積
し、語の各ビツトごとに１つのセクシヨンを具え
るメモリ装置としての構成を有し、或いはまた、 各メモリセルの各セクシヨンは、夫々の語アク
セス信号に応答して導通する回路を具えるメモリ
装置としての構成を有し、或いはまた、 前記回路は、その回路の導通を妨げる手段を具
えるメモリ装置としての構成を有し、或いはま
た、 更に、前記デコーダ手段に接続され、語アクセ
ス信号によつて動作可能となるバツフア／ドライ
バ手段を具えるメモリ装置としての構成を有し、
或いはまた、 各メモリセルは、多数のセクシヨンを具え、各
セクシヨンは、導通がなされる回路及び導通を妨
げるフイールドプログラム可能手段を具えるメモ
リ装置としての構成を有し、或いはまた、 各バツフア／ドライバ手段は、１個のトランジ
スタを具え、受信した語アクセス信号は、トラン
ジスタを導通可能にするメモリ装置としての構成
を有し、或いはまた、 各バツフア／ドライバ手段は、付加電流を与え
るように結合され、導通防止手段をプログラムす
る第２トランジスタ回路を具えるメモリ装置とし
ての構成を有し、或いはまた、 バツフア／ドライバ手段は、所定数の部分から
成り、各部分は電源及び対応メモリセルに結合さ
れ、その各々は語アクセス信号の１つを受信する
ように結合されるメモリ装置としての構成を有
し、或いはまた、 ｎ個以下の第１の所定数でメモリ・アドレス信
号を受信するのに適合した入力端子を有し、前記
メモリ・アドレス信号の内の所定の１つから動作
に必要な全電力を抽出し、前記メモリ・アドレス
信号の所定の組合せに応答して語アクセス信号を
供給するｎ個の出力端子を有するデコード回路網
と、 その各々が夫々のデコード回路網の出力の内の
１つに結合され、それぞれの語アクセス信号によ
り動作可能となるｎ個のバツフア／ドライバ回路
と、 その各々がバツフア／ドライバ回路の１つに結
合され、語アクセス信号に応答してアクセスさ
れ、メモリ装置の１語当りのビツト数である第２
の所定数の出力を有する、ｎ個のメモリセルと、 を具える低電力付勢デバイス用のｎ語のメモリ装
置としての構成を有するものである。 更にまた、 符号化入力信号を受信する複数の入力端子と、
前記端子に結合され、前記符号化入力信号に応答
して、前記符号化入力信号の内の所定の１つの信
号から動作に必要な全電力を引き出し、前記符号
化入力信号の各組合せに応答して、別個の出力信
号を発生するデコーデイング手段と、 異なる出力端子が前記符号化入力信号により付
勢され、前記デコーデイング手段は前記符号化入
力信号の内の所定の１つの信号の存在している間
だけ、そこから電力を引き出し、しかも前記符号
化信号の内の前記所定の１つを受信しない場合に
は、実質的に零電力である複数の出力端子と、 を具えるメモリ装置の論理デコーデイング装置と
しての構成を有し、或いはまた、 前記デコーデイング手段は、前記符号化入力信
号の内の前記所定の１つに応答して前記デコーデ
イング手段の一部分のみを付勢する手段を具え、
それにより前記デコーデイング中に電力が節約さ
れるメモリ装置の論理デコーデイング装置として
の構成を有するものである。

【図面の簡単な説明】

第１図は、本発明の完全システムのブロツク図
である。 第２図は、第１図のデコード回路網の回路図で
ある。 第３図は、第１図の１個の２語セル及び関連バ
ツフア回路を示す。 第４図は、第２図及び第３図から一部抽出した
詳細図を示す。 好ましい実施例の詳細説明 第１図の好ましい実施例において、本発明のシ
ステムは、１語当り５ビツトの８語メモリとして
示される。デコーダ回路網１０に接続される４個
の入力Ａ１〜Ａ４が存在し、デコーダ回路網１０
は、ブロツク１４に結合される８語アクセツシン
グ出力端子Ｂ１〜Ｂ８を有する８個のデコーデイ
ングセルを具え、ブロツク１４は、８個のバツフ
ア／ドライバを具える。ブロツク１４の８出力
は、メモリセルの８×５アレイ１６に結合され
る。アレイ１６の５出力はＣ１〜Ｃ５と指定され
る。所定の語がメモリアレイから読出されるべき
であることをパワー／セレクト入力A1〜A4にお
けるコードが指示した場合、デコーデイングを達
成するのに必要とするデコーダ部分及び出力端子
群Ｂ１〜Ｂ８のうちの適当な語のアクセス端子が
動作可能となるように付勢するのに充分な電力が
パワー／セレクト入力から引き出される。既知の
ように、アレイ出力Ｃ１〜Ｃ５においては、所定
語に対応する５ビツトが現われる。 第２図は、デコーダ回路網１０の好ましい実施
例の回路図を詳細に示す。第１図に図示の如く、
その回路は、４入力８出力を有し、４個の選択線
のみを使用して８個の蓄積語のうちの１つを選択
する。この説明を通して、語数及び１語当りのビ
ツト数は例示的なものにすぎず、どんな場合でも
限定的に解釈されるべきでないことは明らかであ
る。 デコーデイング回路網１０は、２つの目的即ち
チツプの電力付勢上昇（powering−up）及び８
語のうちの１語の選択、の目的を果たす。その回
路網は、４個のデコーダのうちの１個の２セツト
に分割した８対のトランジスタＱ１〜Ｑ１６を具
える。トランジスタ対は、図示の如くPNP、
NPNトランジスタの４つの可能な組合せからつ
くられ、そのデコード動作は、更に後で説明され
る。関連抵抗は、抵抗群Ｒ１〜Ｒ８として参照さ
れ、一群の全数は同一の値を有する。デコーダの
各セツトは、夫々のパワー／セレクト入力端子Ａ
１又はＡ２により電力付勢上昇され、その入力端
子が付勢されない場合には電力はデコーダにより
使用されない。端子Ａ１、Ａ２のうちの１つのみ
が一時に付勢される。若し、Ａ１及びＡ２の何れ
も付勢されない場合には、電力は消費されない。
トランジスタＱ１〜Ｑ１６の各対は、“選択（セ
レクト）”入力線Ａ３及びＡ４に結合され、それ
らの入力上の信号をデコードする。デコーダ１０
の出力Ｂ１〜Ｂ８は下記の真理値表に従う。例え
ば、Ａ１＝１、Ａ２＝０、Ａ３＝１、Ａ４＝０の
場合には、１つの出力端子Ｂ３のみが高に移行
し、メモリブロツク１６中の語３が選択されたこ
とを示す。然し、真理値表は、第２図に図示のア
レイ１０の１つの特定の実施例に適用されるのみ
で、本発明を限定的に解釈すべきではない。

【表】 デコーデイング機能の更に詳しい説明は第４図
に関連して見出されよう。 第３図は、１個の２語（語３及び４）メモリセ
ル（破線２０の下方）及び２個の関連バツフア／
ドライバ（線２０の上方）を結合して示す。抵抗
Ｒ９及びＲ１０を有するトランジスタＱ１７とＱ
１８とは、一方のバツフア／ドライバを構成し、
Ｒ１１及びＲ１２を有するトランジスタＱ１９と
Ｑ２０は他方のバツフア／ドライバを構成する。
更に、トランジスタ２１〜Ｑ２５及び抵抗Ｒ１３
はメモリセルの1/2素子であり、抵抗Ｒ１４を有
するＱ２６〜Ｑ３０は、他の1/2メモリセルを構
成し、抵抗Ｒ１５により両方の1/2メモリセルは
結合される。入力Ｂ３が動作可能になると、出力
Ｃ１〜Ｃ５の各々は、トランジスタＱ２６〜Ｑ３
０のコレクタ回路が開放されるか、閉止されるか
に応じて電源電圧に引上げられるか又は接地電位
に引下げられる。フユーズＦ１〜Ｆ１０は、
PROMのプログラム可能なフイールドのフユー
ズ又は集積回路ROMのコレクタ接続を示し、製
造中に開放されるか閉止される。また、RAMの
如き半永久メモリを利用することは本発明の範囲
内にある。周知のように、出力Ｃ１〜Ｃ５上の
１、０パターンは、２進語の５ビツトを示すこと
が可能であり、所望形式に使用される。例えば、
全デバイスは、ポケツトページヤの“コードプラ
グ”（code plud）として役立たせるこができる
が、それに限定されない。 若し、メモリアレイ１６がPROMでない場合
には、プログラム電流を与える必要がないから、
バツフア／ドライバ１４は省略され、例えば簡単
なダイオード回路によつて置き換えられる。 第４図は、各デコーダ１０の一部及び第２図、
第３図のバツフア／ドライバ１４の一部を包含す
る。トランジスタＱ１９及びＱ２０は、ベース駆
動電流をトランジスタＱ２６〜Ｑ３０（第３図参
照）に与える高電流利得バツフアを構成する。Ｑ
１９のベースは、抵抗Ｒ１を介してＢ３上の電圧
によりターンオン閾値以下で駆動され、トランジ
スタＱ１９，Ｑ２０の両方はオフとなる。トラン
ジスタＱ１９，Ｑ２０のコレクタ回路にリーケー
ジ電流のみが流れ得るから、トランジスタＱ２６
〜Ｑ３０は付勢されることはできない。デコーダ
１０のトランジスタ対Ｑ５，Ｑ６対、特に、Ｑ５
のエミツタ及びＱ６のコレクタは、この基本的な
バツフア選択線Ｂ３に結合される。Ｑ５のベース
は、抵抗Ｒ５を介して入力Ａ３に結合され、Ｑ６
のベースは、抵抗Ｒ４，Ｒ８を介して入力Ａ４に
結合される。１つの実施例において、抵抗値は、
Ｒ１＝50K、Ｒ４＝5K、Ｒ５＝5K、Ｒ８＝50K
である。Ｑ５のコレクタ及びＱ６のエミツタは接
地される。Ｑ５−Ｑ６の結合は、かくして反転し
たＡ３からの信号と共に論理ノア（NOR）を構
成する。若し、Ｑ５又はＱ６の何れかが導通すれ
ば、Ｑ１９のベースに入りこむ電流は存在せず、
線Ｂ３は効果的に動作不能となり、語３は選択で
きず、若し、Ａ１が接地電位又はその近傍にあれ
ば、デコーダは本質的に電力を使用しないであろ
う。 第２図に戻つて、回路網１０の１組のデコーダ
のトランジスタ対の各々は、PNP、NPNトラン
ジスタの異なる組合せである。トランジスタの各
対は、適当な入力反転により論理ノア（NOR）
を実行し、必要とする２個の入力信号の４個の組
合せを達成する。トランジスタの型の組合せは、
PNPトランジスタが基板の導電型の問題になる
であろうから、半導体装置の製造に問題は発生し
ない。 正常動作において、かような装置（システム）
は、典型的には３ボルト電源を必要とし、メモリ
がアドレスされる場合のみ500μA（公称電流）を
使用し、スタンバイモードにおいては10μA又は
それ以下である。かくして、極めて短いアクセス
パルス中を除外すれば、殆んど電力を必要としな
い装置の素子により、かなりのバツテリ消費が除
去されることは明らかである。メモリセルがプロ
グラム可能なフイールドにあれば、適当な電圧、
電流がプログラム用に具えられなければならな
い。これらは、50ミリ秒より大きくない周期中、
10ボルト、50ミリアンペアのオーダーである。こ
の電力は、僅かではあるが別個のプログラム源に
よつてPROMに供給される。 デコーダ／バツフアの組合せは、低電圧、低電
流装置におけるPROMをその後にプログラム可
能とし、語３を読出す場合、例えば、Ｑ１９が導
通しＱ２０が導通しない場合、最小の電流だけが
必要である。語３をプログラムする場合、Ｑ１９
及びＱ２０の両方が導通し、Ｂ３に供給される充
分な電流がフユーズ群Ｆ６〜Ｆ１０の適当なフユ
ーズを溶断することを可能にする。 かくして、最小電流、低電圧にて動作し、他方
最小の選択線数を必要とするメモリセルアレイを
図示、説明した。本発明の種々の配置が可能であ
ることは明らかであり、添付の請求の範囲の精神
と範囲とを逸脱しないすべてを包含することが意
図されている。