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JPH0241904B2 - - Google Patents
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JPH0241904B2 - - Google Patents

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JPH0241904B2
JPH0241904B2 JP58211793A JP21179383A JPH0241904B2 JP H0241904 B2 JPH0241904 B2 JP H0241904B2 JP 58211793 A JP58211793 A JP 58211793A JP 21179383 A JP21179383 A JP 21179383A JP H0241904 B2 JPH0241904 B2 JP H0241904B2
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semiconductor integrated
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JP58211793A
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  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体集積回路装置に関し、特に半導
体チツプ内の配線抵抗を実質的に減少させた半導
体集積回路装置に関する。
〔従来技術〕
従来、半導体チツプのボンデイングパツドは第
１図に示すように半導体チツプ１０の周辺に配列
して設けられ、そのボンデイングパツド４はそれ
ぞれ対向する外部引出しリード５に対し金属線６
で結線されている。なをボンデイングパツドには
それぞれ１個の信号線が接続されている。図中
１，２，３は信号線である。
またチツプ内部にボンデイングパツドが設けら
れる場合もあるが１つの信号線に対しては１個の
み設けられている。
これらのボンデイングパツドのレイアウト方法
ではボンデイングパツドから内部の回路まで配線
を延ばすと、配線自身に数Ω〜数十Ωの抵抗が付
加されるために、電源レベルの低下、グランドレ
ベルの上昇、電源とグランドレベルのゆれ等が発
生し、回路動作上トラブルの原因となり易いとい
う欠点があつた。
最近、たとえば半導体メモリでは記憶容量の増
大に伴うチツプの大型化、或いは多機能化の具備
の要求に対し周辺回路の増加が生じてきている。
そのため従来のボンデイングパツドのレイアウト
方法では必然的に信号線をチツプ内で長く引き回
すことになる。
従来、例えば4μｍ幅のアルミ配線を６mm延し
た場合、抵抗は約40Ωとなり、ピーク電流10ｍＡ
の時0.4Vの電源電圧の低下が生じて動作不良を
起こすことになる。
さらにアルミニウム配線の途中にポリシリコン
を20μｍ×100μｍ介在させた場合は抵抗が140Ωと
なり、電源電圧の低下はおよそ1.4Vとなる。
従つて信号線に抵抗が付加したり、他の信号線
によりレベルのゆれを受けるために、回路を正常
に動作させることが困難になりつつある。
〔発明の目的〕
本発明の目的は、以上の欠点を除去し、記憶容
量の増大に伴うチウプの大型化、多機能化の進展
に伴う周辺回路の増加があつても、回路が正常に
動作する半導体集積回路装置を提供することにあ
る。
〔発明の構成〕
本発明の半導体集積回路装置は、半導体チツプ
の周縁にボンデイングパツドが配列して設けられ
外部引出しリードと金属線で結線されている半導
体集積回路装置において、一つの信号線に対して
他の信号線を狭んでチツプ周縁に１個とチツプ内
部に少なくとも１個のボンデイングパツドを設
け、それぞれのボンデイングパツドを同一外部引
出しリードにそれぞれ金属線で結線したボンデイ
ングパツドの組を少なくとも１組有することによ
り構成される。
〔実施例の説明〕
以下、本発明の実施例について、図面を参照し
て説明する。
第２図は本発明の一実施例の平面図を示す。
第２図に示すように、半導体チツプ１０の周縁
にボンデイングパツド４が配列して設けられ、外
部引出しリード５と金属線６で結線されている半
導体集積回路装置において、一つの信号線に対し
て他の信号線１，２，３等を挟んでチツプ周縁１
個のボンデイングパツド４′と、チツプ内部に少
なくとも１個のボンデイングパツド４″を設け、
４′，４″のボンデイングパツドを同一の外部引出
しリード５′にそれぞれ金属線６′，６″で結線し
たボンデイングパツドの組を少なくとも１組備え
て構成されている。
本実施例によればチツプ内部に設けたボンデイ
ングパツド４″から周縁のボンデイングパツド
４′間にポリシリコンによる配線を設ける必要は
なくなり、配線抵抗を20Ωにさけることができ、
また電源電圧の低下も50％少なくさせることがで
き、0.2Vに抑えることができる。
なお配線構造な多層構造にすれば良く、またボ
ンデイング用の金属線と他の信号線の絶縁は空気
絶縁でも本実施例の実施は可能である。
〔発明の効果〕
以上説明したように、本発明によれば、回路動
作上トラブルの原因となり易い電源レベルとグラ
ンドレベルのゆれを減少させ、電源レベルの低
下、グランドレベルの上昇を抑制することができ
る。
【図面の簡単な説明】
第１図は従来の半導体集積回路装置のパツドレ
イアウトを示す平面図、第２図は本発明の一実施
例のパツドレイアウトを示す平面図である。 １，２，３……信号線、４，４′，４″……ボン
デイングパツド、５，５′……外部引出しリード、
６，６′……金属線、１０……半導体チツプ。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体チツプの周縁にボンデイングパツドが
    配列して設けられ外部引出しリードと金属線で結
    線されている半導体集積回路装置において、一つ
    の信号線に対して他の信号線を挟んでチツプ周縁
    に１個とチツプ内部に少なくとも１個のボンデイ
    ングパツドを設け、それぞれのボンデイングパツ
    ドを同一外部引出しリードにそれぞれ金属線で結
    線したボンデイングパツドの組を少なくとも１組
    有することを特徴とする半導体集積回路装置。
JP58211793A 1983-11-11 1983-11-11 半導体集積回路装置 Granted JPS60103631A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58211793A JPS60103631A (ja) 1983-11-11 1983-11-11 半導体集積回路装置

Applications Claiming Priority (1)

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JP58211793A JPS60103631A (ja) 1983-11-11 1983-11-11 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPS60103631A JPS60103631A (ja) 1985-06-07
JPH0241904B2 true JPH0241904B2 (ja) 1990-09-19

Family

ID=16611698

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58211793A Granted JPS60103631A (ja) 1983-11-11 1983-11-11 半導体集積回路装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990996A (en) * 1987-12-18 1991-02-05 Zilog, Inc. Bonding pad scheme
JP3462921B2 (ja) * 1995-02-14 2003-11-05 三菱電機株式会社 半導体装置
JP3850814B2 (ja) * 2003-06-24 2006-11-29 ローム株式会社 半導体集積装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS525228B2 (ja) * 1972-09-18 1977-02-10
JPS52157768U (ja) * 1976-05-26 1977-11-30
JPS5687350A (en) * 1979-12-18 1981-07-15 Nec Corp Semiconductor device

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JPS60103631A (ja) 1985-06-07

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