JPH0247036B2 - - Google Patents
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- JPH0247036B2 JPH0247036B2 JP58015496A JP1549683A JPH0247036B2 JP H0247036 B2 JPH0247036 B2 JP H0247036B2 JP 58015496 A JP58015496 A JP 58015496A JP 1549683 A JP1549683 A JP 1549683A JP H0247036 B2 JPH0247036 B2 JP H0247036B2
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- JP
- Japan
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- ram
- gate
- output
- input
- signal
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はラム（RAM）のセンス回路に関す
る。TECHNICAL FIELD The present invention relates to RAM sensing circuits.
（背景技術）
最近の集積回路では、１チツプ・マイクロコン
ピユータに代表されるようにラム（RAM）が内
蔵されているものが多い。このような集積回路で
使用されている従来のラムのセンス回路部を第１
図に示す。(Background Art) Many of the recent integrated circuits have a built-in RAM, as typified by one-chip microcomputers. The conventional RAM sense circuit used in such integrated circuits is
As shown in the figure.
１，２は“１”及び“０”の信号線であり、
RAMのセル部を構成する図示しない各フリツプ
フロツプと図示しないトランスフアースイツチを
を介して接続されている。３，４はノアゲートで
あり、３の入力端は１の信号線及び４の出力に、
また４の入力端は２の信号線と３の出力に接続さ
れており、４の出力がラムの信号となる。ラムの
読み出し時には、セル部のいずれかの図示しない
フリツプフロツプが１及び２の信号線に図示しな
いトランスフアースイツチを介して接続される。
接続された図示しないフリツプフロツプが“１”
の状態を保持していれば１の信号線は高電位とな
り、２の信号線は低電位となる。従つて３の出力
は入力端の一方に高電位が加えられるため“０”
となり、ノアゲート４の出力つまりラムの出力
は、ノアゲート４の入力端の一方に低電位がまた
他方の入力端には“０”が加えられるため“１”
となる。 1 and 2 are “1” and “0” signal lines,
It is connected to flip-flops (not shown) constituting the cell portion of the RAM via transfer switches (not shown). 3 and 4 are NOR gates, and the input terminal of 3 is connected to the signal line of 1 and the output of 4,
Further, the input end of 4 is connected to the signal line 2 and the output of 3, and the output of 4 becomes the RAM signal. When reading from the RAM, a flip-flop (not shown) in one of the cell sections is connected to signal lines 1 and 2 via a transfer switch (not shown).
The connected flip-flop (not shown) is “1”
If the state is maintained, the signal line 1 becomes a high potential, and the signal line 2 becomes a low potential. Therefore, the output of 3 is “0” because a high potential is applied to one of the input terminals.
Therefore, the output of the NOR gate 4, that is, the output of the RAM, is "1" because a low potential is applied to one input terminal of the NOR gate 4 and "0" is applied to the other input terminal.
becomes.
接続された図示しないフリツプフロツプが
“０”の状態を保持していれば１の信号線は低電
位、２の信号線は高電位となる。従つてノアゲー
ト４の入力端の一方が高電位となるためノアゲー
ト４の出力つまりラムの出力は“０”となる。 If the connected flip-flop (not shown) maintains the "0" state, the signal line 1 has a low potential and the signal line 2 has a high potential. Therefore, one of the input terminals of the NOR gate 4 has a high potential, so the output of the NOR gate 4, that is, the output of the RAM becomes "0".
ラムへの書き込み時には、読み出し時と同様に
セル部のいずれかのフリツプフロツプが１及び２
の信号線に図示しないトランスフアースイツチを
介して接続される。そして、１，２の信号線を
“１”、“０”あるいは“０”、“１”に強制的にし
て、１，２の信号線に接続された図示しないフリ
ツプフロツプを反転させる。従つて、書き込むデ
ータによりノアゲート４の出力つまりラムの出力
は変化する。 When writing to the RAM, one of the flip-flops in the cell section is set to 1 and 2, as in the case of reading.
It is connected to the signal line of the terminal via a transfer switch (not shown). Then, the signal lines 1 and 2 are forced to "1" and "0" or "0" and "1", and the flip-flops (not shown) connected to the signal lines 1 and 2 are inverted. Therefore, the output of the NOR gate 4, that is, the output of the RAM, changes depending on the data to be written.
現在、時計・電卓等に使用されている１チツ
プ・マイクロコンピユータではアキユムレータの
データとラムのデータとの演算を行うとき、プロ
グラムのステツプ数を減少させるため、演算結果
をアキユムレータに保持すると共にラムに書き込
む方式を取るものが多い。この方式を従来のセン
ス回路部を持つラムを使用して実現させると、第
２図のようになる。 Currently, in the single-chip microcomputers used in watches, calculators, etc., when performing calculations between data in the accumulator and data in the RAM, in order to reduce the number of program steps, the calculation results are held in the accumulator and stored in the RAM. Many use the writing method. If this system is implemented using a RAM having a conventional sense circuit section, the result will be as shown in FIG.
５はφWを書き込み信号とするラムで、６は
φRを読み込み信号とするラツチで、７はアキユ
ムレータであり、８は演算回路である。５から読
み出されたデータはφRの信号により一度ラツチ
６によりラツチされる。ラツチ６の出力はアキユ
ムレータ７の出力と共に、演算回路８に入力され
る。演算回路８の出力はRAM５に入力され、
φWの信号によりRAM５に書き込まれる。RAM
５の出力は、演算回路８の出力がRAM５に書き
込まれると同時に変化するため、RAM５から読
み出したデータを保持する６のラツチは不可欠で
ある。 5 is a ram using φW as a write signal, 6 is a latch using φR as a read signal, 7 is an accumulator, and 8 is an arithmetic circuit. The data read from 5 is once latched by latch 6 by the signal φR. The output of the latch 6 is input to the arithmetic circuit 8 together with the output of the accumulator 7. The output of the arithmetic circuit 8 is input to the RAM 5,
The data is written into the RAM 5 by the φW signal. RAM
Since the output of 5 changes at the same time as the output of the arithmetic circuit 8 is written to the RAM 5, the latch 6 that holds the data read from the RAM 5 is essential.
以上説明したように、従来のセンス回路部を持
つラムを使用して、ラムのデータを読み出し、操
作を行いさらにそれをラムに書き込むことを行う
には、読み出し時のデータを一時保持するラツチ
が必要となる。ラツチの数はラムの１ワードを構
成するビツト数に従い増大し、集積回路のチツプ
面積を増大させる欠点があつた。 As explained above, when using a RAM with a conventional sense circuit, in order to read data from the RAM, manipulate it, and then write it to the RAM, a latch is needed to temporarily hold the data when it is read. It becomes necessary. The number of latches increases with the number of bits constituting one word of the RAM, which has the disadvantage of increasing the chip area of the integrated circuit.
（発明の課題）
本発明はこの欠点を除去するため、ラムのセン
ス回路部自体にラムの読み出し時のデータをラツ
チする機能を持たせたもので以下詳細に説明す
る。(Problems to be solved by the Invention) In order to eliminate this drawback, the present invention provides the RAM sense circuit itself with a function of latching data when reading from the RAM, which will be described in detail below.
（発明の構成および作用）
第３図は本発明の実施例である。９，１０は
“１”及び“０”の信号線であり、ラムのセル部
をを構成する各フリツプフロツプとゲートを介し
て接続されている。１１，１２はそれぞれ２入力
ゲートを構成するアンドゲートであり、アンドゲ
ート１１の入力端には９の信号線及びラムの読み
出し信号φRが接続される。アンドゲート１２の
入力端には１０の信号線及びφRが接続される。
１３，１４はフリツプフロツプを構成するノアゲ
ートであり、ノアゲート１３の入力端にはアンド
ゲート１１の出力及び１４の出力が接続され、ノ
アゲート１４の入力端にはアンドゲート１２の出
力及びノアゲート１３の出力が接続される。ノア
ゲート１４の出力がラムの出力となる。(Structure and operation of the invention) FIG. 3 shows an embodiment of the invention. Reference numerals 9 and 10 indicate "1" and "0" signal lines, which are connected via gates to flip-flops constituting the RAM cell section. 11 and 12 are AND gates each forming a two-input gate, and the input terminal of the AND gate 11 is connected to a signal line 9 and a RAM read signal φR. The input terminal of the AND gate 12 is connected to ten signal lines and φR.
13 and 14 are NOR gates constituting a flip-flop.The input terminal of the NOR gate 13 is connected to the output of the AND gate 11 and the output of the AND gate 14, and the input terminal of the NOR gate 14 is connected to the output of the AND gate 12 and the output of the NOR gate 13. Connected. The output of the NOR gate 14 becomes the output of the RAM.
ラムの読み出し時には、セル部のいずれかの図
示しないフリツプフロツプが９及び１０の信号線
に図示しないトランスフアースイツチを介して接
続される。接続された図示しないフリツプフロツ
プが“１”の状態を保持していれば９の信号線は
高電位に、１０の信号線は低電位となる。このと
きにφRの信号を“１”にすれば、アンドゲート
１１の出力は入力が高電位及び“１”であるので
“１”となり、アンドゲート１２の出力は入力が
低電位及び“１”であるので“０”となる。ノア
ゲート１３の出力は入力の一方が“１”であるの
で“０”となり、従つてノアゲート１４の出力つ
まりラムの出力は入力が全て“０”となるため
“１”となる。逆に９，１０の信号線に接続され
た図示しないフリツプフロツプが“０”の状態を
保持していれば、９の信号線は低電位に、１０の
信号線は高電位となる。このときにφRの信号を
“１”とすれば、アンドゲート１１の出力は入力
が低電位及び“１”のため“０”となり、アンド
ゲート１２の出力は入力が高電位及び“１”のた
め“１”となる。ノアゲート１４の出力つまりラ
ムの出力は入力の一方が“１”のため“０”とな
る。ラムへの書き込み時にはφRの信号を“０”
とする。したがつて、９，１０の信号線の状態に
かかわらずアンドゲート１１，１２の出力は
“０”となる。１３，１４のノアゲートはフリツ
プフロツプを構成しているため、アンドゲート１
１，１２の出力が“０”となつてもラムの読み出
し時のデータはノアゲート１４の出力に保持され
続ける。 When reading from the RAM, a flip-flop (not shown) in one of the cell sections is connected to signal lines 9 and 10 via a transfer switch (not shown). If the connected flip-flop (not shown) maintains the "1" state, the signal line 9 will be at a high potential, and the signal line 10 will be at a low potential. At this time, if the φR signal is set to "1", the output of the AND gate 11 becomes "1" because the input is at a high potential and "1", and the output of the AND gate 12 becomes "1" when the input is at a low potential. Therefore, it becomes “0”. Since one of the inputs is "1", the output of the NOR gate 13 is "0", and therefore the output of the NOR gate 14, that is, the output of the RAM, is "1" because all the inputs are "0". Conversely, if the flip-flops (not shown) connected to the signal lines 9 and 10 maintain the "0" state, the signal line 9 becomes a low potential and the signal line 10 becomes a high potential. At this time, if the signal of φR is set to "1", the output of AND gate 11 becomes "0" because the input is low potential and "1", and the output of AND gate 12 becomes "0" because the input is high potential and "1". Therefore, it becomes “1”. The output of the NOR gate 14, that is, the output of the RAM, becomes "0" because one of the inputs is "1". When writing to RAM, set the φR signal to “0”
shall be. Therefore, the outputs of AND gates 11 and 12 become "0" regardless of the states of signal lines 9 and 10. Since the NOR gates 13 and 14 constitute a flip-flop, the AND gate 1
Even if the outputs of RAM 1 and 12 become "0", the data read from the RAM continues to be held at the output of the NOR gate 14.
（発明の効果）
以上説明したように、本発明によれば、従来の
ラムのセンス回路部に比較してわずかのゲートの
付加のみでセンス回路部自体にラムの読み出し時
のデータのラツチ機能を持たせることができ、わ
ざわざラムの外部にラムのデータをラツチさせる
回路を付け加える必要がなくなる。(Effects of the Invention) As explained above, according to the present invention, the data latch function at the time of RAM readout can be established in the sense circuit section itself by adding only a few gates compared to the conventional RAM sense circuit section. This eliminates the need to add a circuit external to the RAM to latch the RAM data.
従つて集積回路のチツプ面積の増大を招くこと
なく、所望の機能を実現することができる。 Therefore, desired functions can be realized without increasing the chip area of the integrated circuit.
第１図は従来のラムのセンス回路部、第２図は
従来のセンス回路部をもつラムを使用して実現し
た１チツプ・マイクロコンピユータの方式を示す
説明図、第３図は本発明の実施例の説明図であ
る。
１……“１”信号線、２……“０”信号線、３
……ノアゲート、４……ノアゲート、５……ラ
ム、６……ラツチ、７……アキユムレータ、８…
…演算回路、９……“１”信号線、１０……
“０”信号線、１１……アンドゲート、１２……
アンドゲート、１３……ノアゲート、１４……ノ
アゲート。
Fig. 1 is a conventional RAM sense circuit, Fig. 2 is an explanatory diagram showing a one-chip microcomputer system realized using a RAM with a conventional sense circuit, and Fig. 3 is an implementation of the present invention. It is an explanatory diagram of an example. 1..."1" signal line, 2..."0" signal line, 3
...Noah Gate, 4...Noah Gate, 5...Ram, 6...Ratsuchi, 7...Accumulator, 8...
...Arithmetic circuit, 9..."1" signal line, 10...
"0" signal line, 11...AND gate, 12...
And gate, 13...Noah gate, 14...Noah gate.
Claims (1)
読出し信号をゲート信号とし、これらの入力値に
より“０”値又は“１”値を出力する第１の２入
力ゲート回路と、 前記ラムからの“０”信号線とラムの読出し信
号をゲート信号とし、これらの入力値により
“０”値又は“１”値を出力する第２の２入力ゲ
ート回路と、 前記第１及び第２の２入力ゲート回路の出力を
入力とし、該入力値が異なる論理値であるとき
に、前記ラムからの読出し信号値を出力し、該入
力値がともに同じ論理値であるときの少なくとも
一方で信号保持を行ないこの保持値を出力するフ
リツプフロツプとを有することを特徴とするセン
ス回路。[Claims] 1. A first two-input device that uses a “1” signal line from a RAM (RAM) and a RAM readout signal as gate signals, and outputs a “0” value or a “1” value depending on these input values. a second two-input gate circuit that uses the "0" signal line from the RAM and the readout signal of the RAM as gate signals and outputs a "0" value or a "1" value depending on these input values; The outputs of the first and second two-input gate circuits are input, and when the input values are different logical values, the read signal value from the ram is output, and when the input values are both the same logical value. 1. A sense circuit comprising a flip-flop that holds a signal on at least one of the flip-flops and outputs the held value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015496A JPS59142795A (en) | 1983-02-03 | 1983-02-03 | Sense circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015496A JPS59142795A (en) | 1983-02-03 | 1983-02-03 | Sense circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59142795A JPS59142795A (en) | 1984-08-16 |
| JPH0247036B2 true JPH0247036B2 (en) | 1990-10-18 |
Family
ID=11890415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58015496A Granted JPS59142795A (en) | 1983-02-03 | 1983-02-03 | Sense circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59142795A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199330A (en) * | 1981-06-01 | 1982-12-07 | Mitsubishi Electric Corp | Mos output driving circuit |
-
1983
- 1983-02-03 JP JP58015496A patent/JPS59142795A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59142795A (en) | 1984-08-16 |
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