JPH0248934B2 - - Google Patents
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- JPH0248934B2 JPH0248934B2 JP57168679A JP16867982A JPH0248934B2 JP H0248934 B2 JPH0248934 B2 JP H0248934B2 JP 57168679 A JP57168679 A JP 57168679A JP 16867982 A JP16867982 A JP 16867982A JP H0248934 B2 JPH0248934 B2 JP H0248934B2
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11—INFORMATION STORAGE
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
- Bus Control (AREA)
Description
利用分野
この発明は、半導体メモリ・システム、特に、
そのためのアドレス操作装置に関するものであ
る。 先行技術 多くのメモリ・モジユールからメモリ・システ
ムを構成することは、よく知られている。ある先
行技術のシステムにおいては、メモリ・モジユー
ルは対にされて、ダブル・ワード・フエツチ・ア
クセス能力を与えるようにされる。ここで用いら
れるダブル・ワード・フエツチ・アクセスなる用
語は、１サイクル操作の間にメモリ・システムか
ら一度に１対のワードをアクセスすることのでき
る能力とされる。このタイプのシステムは、本譲
受人に対して譲渡された、1980年11月25日発効
の、John L.Curley、Robert B.Johnson、
Richard A.LemayおよびChester M.Nibby、Jr.
によつて発明された、“多重フエツチ・バス・サ
イクル操作をさせるためのシステム”なる名称
の、米国特許第4236203号に説明されている。 上述の先行技術のシステムにおいては、メモ
リ・システムは、非同期的に操作されるシング
ル・ワード巾のバスに結合されている。その配列
においては、多重ワードのための要求はアング
ル・バス・サイクルにおいてなされ、そして、要
求された情報ワードは一連の応答サイクルにわた
つてバスに伝送される。この配列でシステムのス
ループツト能力は改良されるけれども、双方のワ
ードをシングル・バス・サイクルで同時的にアク
セスすることができるようになることが望まし
い。 このような対にされたメモリ・モジユール・シ
ステムにおいては、双方のメモリ・モジユールを
アクセスするためには偶数および奇数アドレスを
発生させることが必要であることが注意される。
発生をさせるためのアドレス配列は、本譲受人に
対して譲渡された、1980年１月22日発効の、
Robert B.JohnsonおよびChester M.Nibby、Jr.
によつて発明された、“正常なメモリ操作と並行
してリフレツシユ操作を遂行するための装置を含
むダイナミツク・メモリ・システム”なる名称
の、米国特許第4185323号に説明されている。 上述の配列において、メモリ要求で与えられた
アドレスの低位ビツトはアクセスされている蓄積
位置を特定するものであり、これに対して、高位
ビツトはRAMチツプのいずれの行がアクセスさ
れているかを特定するものである。アクセスされ
ている対の第２のワードをフエツチするために
は、メモリ要求アドレスを１だけ増加し、次いで
増加されたアドレスをデコードすることが必要で
ある。このことで、メモリ・アドレス配列には、
カウンタとしても作用する１次アドレス・レジス
タと、該１次アドレス．レジスタから受入れられ
た初期および増加アドレスを蓄積するための２個
の並列２次アドレス・レジスタが含まれることが
必要とされた。この配列は、いかなるワード境界
で開始するメモリ要求の処理でも可能化させる
（即ち、偶数または奇数ワードに対するアクセス
を許容する）。アドレス・レジスタ蓄積の大きさ
に加えて、該配列では、いずれかのモジユールで
開始する双方のメモリ・モジユールをアクセスす
るための奇数および偶数アドレスを発生させると
きのおくれを増大させる。 １対の独立してアドレスすることの可能なメモ
リ・モジユールとともに用いられる別異のアドレ
ス操作配列は、本譲受人に対して譲渡された、
1980年１月８日、第110521号として出願の、
Robert B.Johnson、Chester M.Nibby、Jr.およ
びDana W.Mooreによつて発明された、“連続的
ワード整列式アドレス操作装置”なる名称の、共
になされた特許出願に説明されている。アドレス
発生のときのおくれを軽減するために、該配列で
は、RAMチツプのいずれの行にアクセスされる
べき第１のワードの位置が含まれているかを特定
するため、メモリ要求アドレスの最下位または低
位アドレス・ビツトが用いられる。デコード回路
は、このようなアドレス・ビツトに応答して、モ
ジユールの対から１対のワードを同時に選択する
ための１対の出力信号を発生させる。アドレス回
路には、多重ビツト加算器回路、および、メモリ
要求アドレスの行および列アドレス部分を蓄積す
るための１対の３状態で操作されるアドレス・レ
ジスタが含まれている。 最下位アドレス・ビツトが２次境界的な状態を
表わす値を有する毎に、加算器回路は低位の行ア
ドレス・ビツトを１だけ増加させて、所望の対の
ワード位置のアクセスを可能化させる。 上述の増加操作はメモリの全体的な遂行をおく
らせるということが見出された。その理由は、各
各のアドレス操作に割当てられた時間には、アド
レス増加のために必要とされる時間が含まれなけ
ればならないということである。上述のアドレス
操作配列におけるデコーダ回路では、２次境界的
な状態にはない間に、アドレスを増加することの
必要性を除去することによつてメモリの遂行能力
が向上されるものではあるが、相異なるメモリ構
成のために２次境界的な状態がしばしば生起する
状況下ではこの利点は減少される。 したがつて、この発明の目的は、１対のメモ
リ・モジユールから１対のワードを読出すための
アドレスを発生させるメモリ・システムを提供す
ることにある。 この発明の別異の目的は、多重ワード・バスに
結合されるメモリ・システムから少なくとも１対
のワードを読出すアドレスを与えるため、回路お
よびおくれを最少ならしめる方法および装置を提
供することにある。 発明の要約 上述および別異の目的は、分離したデータ・レ
ジスタ回路を通して多重ワード．バスに対して操
作的に結合されている、少なくとも１対の独立し
てアドレス可能なメモリ・モジユール・ユニツト
が含まれる、この発明のメモリ・サブシステムの
好適実施例において達成される。各々のメモリ・
モジユール・ユニツトには、多くの行のランダ
ム・アクセス・メモリ（RAM）チツプが含まれ
ている。 この発明によると、メモリ・サブシステムによ
つて受入れられた各々のメモリ要求に関連してい
るアドレスは、コード化されて、最上位または高
位アドレス・ビツトが、アクセスされるべき第１
のワードの位置が、RAMチツプのいずれの行に
含まれているかを特定するようにされる。次に下
位のまたは低位のアドレス・ビツトは、アクセス
されるべき第１のワードの位置のRAMチツプ・
アドレスを特定する。 メモリ・サブシステムには、更に、共通アドレ
ス操作回路および共通タイミング回路が含まれて
いる。アドレス回路には、多重ビツト加算器回
路、および、バスから受入れられたメモリ要求ア
ドレスのチツプ・アドレスの行および列アドレス
部分を蓄積するための１対の３状態で操作される
アドレス・レジスタが含まれている。双方のレジ
スタの出力端子は、アドレス多重化のために相異
なるメモリ・モジユール・ユニツトに加えられる
アドレス・ラインの組に対して共通に結合されて
いる。これに加えて、偶数メモリ・アドレスに指
定された列アドレス部分ユニツトを蓄積するレジ
スタに加えられる低位アドレス・ラインは、加算
器回路に対して並列に加えられている。加算器回
路の出力はマルチプレクサ回路に加えられ、これ
は、また、行アドレス部分を蓄積するレジスタに
も加えられる低位行のアドレス・ビツトを受入れ
るように結合されている。マルチプレクサ回路の
出力は、偶数アドレスを指定されるメモリ・モジ
ユール・ユニツトのための低位アドレス・ビツト
のソースと１つ結合されている。 メモリ要求に応答して、タイミング回路はタイ
ミング信号のシーケンスを発生させて、アドレ
ス・レジスタおよびマルチプレクサ回路の条件づ
けをし、行および列アドレスをメモリ・モジユー
ル・ユニツトのアドレス・ラインの組に対して連
続的に加えて、複数個の連続的なワード位置をア
クセスするようにさせる。即ち、低位行のアドレ
ス・ビツトは、マルチプレクサ回路を介して偶数
メモリ・モジユールに伝送される。このような伝
送に並行して、修正された、または修正されない
低位列のアドレス・ビツトは加算器回路を通さ
れ、そのあとで、マルチプレクサ回路を介して偶
数メモリ・モジユールに伝送され、同時に、列ア
ドレス部分のアドレス・ビツトはメモリ・モジユ
ール・ユニツトのアドレス・ラインの組に加えら
れる。 メモリ読出し要求の場合においては、複数個の
ワードは、出力マルチプレクサ回路を通して多重
ワード・バスを含むワード・ラインの組に結合さ
れているデータ・レジスタ回路に対して、同時的
に読出される。最下位アドレス・ビツトの状態に
したがつて、シングル・バス・サイクル操作の
間、マルチプレクサ回路は、複数個のワードをワ
ード・ラインの組に対して選択的に加える。即
ち、最下位アドレス・ビツトの値の関数として、
偶数または奇数ワードがワード・ラインの各々の
組に対して加えられる。同様な態様で、データ・
レジスタ回路および多重ワード・バスに結合され
ているマルチプレクサ回路は可能化されて、書込
み操作の間に、バスから受入れられたワードをデ
ータ・レジスタ回路を介して正しいメモリ・モジ
ユール・ユニツトに書込むようにされる。 行アドレス部分の伝送の間、最下位アドレス・
ビツトが２次境界的なアドレス状態を指示する所
定の値を有する毎に、加算器回路は低位列のアド
レス・ビツトを１だけ増加して、メモリ・モジユ
ール・ユニツト内の所望の連続した対のワード位
置をアクセスすることを可能化させる。しかしな
がら、メモリ要求が実際の境界アドレス状態を指
示するアドレスを特定したときはいつでも、境界
回路がアドレス状態を検出すると、タイミング回
路に、複数個のものの第１ワード位置をアクセス
するためのタイミング信号だけを発生させるよう
にする。 上述の配列では、シングル・バス・サイクル操
作の間に、最少のおくれをもつて、複数個のメモ
リ・モジユール・ユニツトにおける複数個の連続
的なワード位置を同時的にアクセスするための所
望のアドレスを用意することができる。これは、
システムの遂行能力に逆効果を与えることなく達
成される。即ち、正常には第１にメモリ・モジユ
ール・ユニツトに伝送される行アドレス部分を増
加することに代えて、この発明のアドレス操作装
置では、メモリ・モジユール・ユニツトに対する
行アドレス部分の伝送の間に、列アドレス部分の
増加または修正の操作がなされる。したがつて、
増加操作の結果は既に完了されていることから、
列アドレス部分はいかなるおくれもなしに伝送さ
れうるものである。 好適実施例においては、３ビツト加算器回路は
１ワードおきのチツプ・アドレスを１だけ増加さ
せる（即ち、最下位ビツトが値“１”を有してい
るとき）。かくして、境界状態は、ワード１５ま
たはモジユロ１６をベースにして生起する。加算
器のサイズを増大させることにより、境界状態は
更に伸長されうるものである。 その構成および操作方法の双方については、更
に別異の目的および利点とともに、この発明を特
色であるものと信じられる新規な特徴は、添付図
面に即して考察されたとき、以下の説明からより
よく理解されるところである。しかしながら、図
面の各々は例示および説明の目的でのみ与えられ
たものであつて、この発明の限界を規定しようと
する意図のものではないことは明白に理解される
べきである。 第１図のシステムの一般的な説明 第１図には、この発明の装置を含むデータ処理
システムが例示されている。この図面を参照する
と、該システムにはｎ個のメモリ・サブシステム
２０−１〜２０−ｎおよび中央処理ユニツト
（CPU）４０に結合された多重ライン・バス１０
が含まれている。メモリ・コントローラだけが示
されているけれども、第１図のシステムには、正
常では、1976年12月28日発効された米国特許第
4000485号に開示されたような別異のユニツトが
含まれていることが認められる。メモリ・サブシ
ステムの各々には、Ａ〜Ｄと記号の付された４個
のメモリ・モジユールをアドレスするメモリ・コ
ントローラ（即ち、２００−１〜２００−ｎ）が
含まれている。 CPU４０はマイクロプログラム式の処理ユニ
ツトであつて、これはこの発明のためには、設計
上は通常と考えられるものである。1978年１月５
日に第867266号として出願され、本願と同一の譲
受人に対して譲渡された、“多重の未処理情報に
対処するシステム”なる特許出願に加えて、上記
の共願の特許出願にあつては、更に詳細な事項に
ついて考察されている。また、ここに参照され
た、“メイン・データ処理システム・ユニツトと
中央サブシステムとの間の情報転送をコントロー
ルするためのインタフエース”なる、George J.
Barlowによる関連された特許出願にあつても考
察されている。 各コントローラおよびメモリ・サブシステムと
同様に、CPU４０は、米国特許第4000485号に開
示されたような所定の態様で、バス１０上で通信
される。簡単にいえば、通信を希望するユニツト
はバス・サイクルを要求し、バス・サイクルが許
容されたときには、ユニツトは“マスタ”にな
り、そして、システム内のいかなる別異のユニツ
トでも“スレーブ”としてアドレスすることがで
きる。応答を要求する（例えば、メモリ読出し操
作）それらのバス交換の場合、結果的に“マス
タ”されているユニツトは自己を識別し、また
“スレーブ”ユニツトに対して、応答が要求され
ていることを指示する。スレーブが応答できるよ
うにされているとき（例えば、要求された情報を
獲得する）、それは“マスタ”としての役割を果
すようにして、要求しているユニツトに対する情
報の転送を始める。かくして、多くのバス・サイ
クルは遂行されている操作のタイプに依存して変
動される。第２図に関連して検討されるコントロ
ール・ラインに印加される信号の状態を変更する
ことにより、あるユニツトは別異のユニツトを指
定することができ、サイクルまたは操作のタイプ
が開始され、または遂行される。 分散されたタイ・ブレーク回路網はバス・サイ
クルを許容し、また、バス１０の使用に対する同
時的な要求を解決する。バス１０の物理的な位置
を基本にして優先権が許容され、最高の優先権は
バス上の第１のユニツトに対して支えられるよう
にされる。代表的なシステムにおいては、メモ
リ・サブシステムが最高の優先権が許容され、
CPUの優先権は最低にされて、別異のユニツト
はそれらの遂行の要求に基づいて位置づけられ
る。 メモリ・サブシステム・インタフエース 第３図のコントローラを説明するのに先立つ
て、各コントローラとバス１０との間のインタフ
エースを構成する多くのラインがあることが認め
られる。図示されるように、インタフエース・ラ
インには、多くのアドレス・ラインBSAD００，
BSAP００、２セツトのデータ・ラインBSDT０
０−１５，BSDP００，BSDP０８およびBSDT
１６−３１，BSDP１６，BSDP２４、多くのコ
ントロール・ラインBSMREF−BSMCLR、多く
のタイミング・ラインBSREQT−BSNAKR、
および、多くのタイ・ブレーク回路網ライン
BSAUOK−BSIUOK，BSMYOKが含まれてい
る。 上記インタフエース・ラインの説明は、次のセ
クシヨンにおいて、より詳細になされる。 メモリ・サブシステム・インタフエース・ライン
アドレス・ライン BSAD００−BSAD２３ バス・アドレス・ラインは、24ビツトのアドレ
スをコントローラ２００に対して、または16ビツ
トの識別信号をコントローラ２００からバスに対
して（スレーブ・ユニツトによる受入れのため）
伝送するために、バス・メモリ参照ライン
BSMREFと関連して用いられる24ビツト巾の経
路に構成されている。メモリ・アドレス操作のた
めに用いられたとき、ラインBSAD００−BSAD
０３に印加された信号は特定の512Kワードのモ
ジユールを選択し、ラインBSAD０４−BSAD２
２に印加された信号は該モジユール内の512Kワ
ードの１個を選択し、これに対して、ライン
BSAD２３に印加された信号は選択されたワード
内のバイトの１個を選択する（即ち、BSAD23＝
１＝右バイト；BSAD23＝０＝左バイト）。 識別のために用いられたとき、ラインBSAD０
０−BSAD０７は使用されない。ラインBSAD０
８−BSAD２３は、先のメモリ読出し要求の間に
コントローラ２００に対して伝送されるときに、
受入れユニツトの識別を搬送する。 BSAP００ バス・アドレス・パリテイ・ラインは、ライン
BSAD００−BSAD０７に印加されたアドレス信
号のための奇数パリテイ信号を供給する双方向性
のラインである。 データ・ライン BSDT００−BSDT１５，BSDT１６−BSDT３
１ バス・データ・ラインのセツトは、遂行されて
いる操作のサイクルの関数として、データまたは
識別情報を伝送するための32ビツトまたは２ワー
ド巾の双方向性の径路を構成する。 操作の書込みサイクルの間、バス・データ・ラ
インは、ラインBSAD００−BSAD２３に印加さ
れたアドレスによつて特定された位置においてメ
モリに書込まれるべき情報を伝送する。操作の読
出しサイクルの第１の半分の間に、データ・ライ
ンBSDT００−BSDT１５はコントローラ２００
に対して識別情報（チヤネル・ナンバ）を伝送す
る。読出しサイクルの第２の半分の間に、デー
タ・ラインは、メモリから読出された情報を伝送
する。 BSDP００，BSDP０８，BSDP１６，BSDP２
４ バス・データ・パリテイ・ラインは、以下のよ
うにコード化された奇数パリテイ信号を供給する
２セツトの双方向性のラインである。 BSDP00＝ラインBSDT00−BSDT07（左バイ
ト）に印加された信号のための奇数パリテイ。 BSDP08＝ラインBSDT08−BSDT15（右バイ
ト）に印加された信号のための奇数パリテイ。 BSDP16＝ラインBSDT16−BSDT23に印加さ
れた信号のための奇数パリテイ。 BSDP24＝ラインBSDT24−BSDT31に印加さ
れた信号のための奇数パリテイ。 コントロール・ライン BSMREF バス・メモリ参照ラインは、バスからメモリ・
コントローラ２００まで延びている。真の状態に
セツトされたとき、このラインは、コントローラ
２００に対して、ラインBSAD００−BSAD２３
には完全なメモリ・コントローラ・アドレスが含
まれていること、および、特定位置に対する書込
みまたは読出し操作を遂行していることを信号す
る。偽の状態にリセツトされたとき、該ライン
は、コントローラ２００に対して、ラインBSAD
００−BSAD２３にはコントローラ２００に対し
てではなく、別異のユニツトに向けられた情報が
含まれていることを信号する。 BSWRIT バス書込みラインは、バスからメモリ・コント
ローラ２００に延びている。このラインは、真の
状態にセツトされたとき、真にされているライン
BSMREFと関連して、コントローラ２００に対
し、操作の書込みサイクルを遂行することを信号
する。偽の状態にリセツトされたとき、このライ
ンは、真にされているラインBSMREFと関連し
て、コントローラ２００に対し、操作の読出しサ
イクルを遂行することを信号する。 BSBYTE バス・バイト・ラインは、バスからコントロー
ラ２００まで延びている。このラインは、真の状
態にセツトされたとき、コントローラ２００に対
して、ワード操作よりもバイト操作を遂行すべき
であることを信号する。 BSLOCK バス・ロツク・ラインは、バスからコントロー
ラ２００まで延びている。真の状態にセツトされ
たとき、このラインは、コントローラ２００に、
コントローラ２００に含まれているメモリ・ロツ
ク・フリツプ・フロツプの状態のテストまたは変
更を実行することの要求を信号する。 BSSHBC バス・セカンド・ハーフ・バス・サイクル・ラ
インは、コントローラ２００によつてバスに印加
された現在の情報は先の読出し要求によつて要求
された情報であることを、ユニツトに信号するた
めに使用される。この場合、コントローラ２００
および該情報を受入れているユニツトの双方は、
初期サイクルの始めからコントローラ２００が伝
送を完了するまで、全てのユニツトに対してビジ
イである。 このラインは、そのメモリ・ロツク・フリツ
プ・フロツプをセツトまたはリセツトするため
に、BSLOCKラインと関連して使用される。ユ
ニツトが読出しまたは書込みを要求していて、ラ
インBSLOCKが真であるときは、ライン
BSSHBCは、真であるとき、コントローラ２０
０に対してそのロツク・フリツプ・フロツプをリ
セツトすることを信号する。偽の状態にあると
き、それはコントローラ２００に対してそのロツ
ク・フリツプ・フロツプをテストし、セツトする
ことを信号する。 BSMCLR バス・マスタ・クリア・ラインは、バスからコ
ントローラ２００まで延びている。このラインが
真の状態にセツトされているとき、それはコント
ローラ２００に対して、コントローラ２００内の
所定のバス回路をゼロにクリアするようにする。 BSDSWD ダブル・ワード・ラインは、コントローラ２０
０からバス１０まで延びている単双方向性のライ
ンである。このラインは、BSDBPLラインとと
もに、読出し要求の間に、いかに多くのデータ・
ワードが、またどのようなフオーマツトでメモ
リ・コントローラ２００によつて供給されている
かを指示するために使用される。メモリ・コント
ローラ２００からの読出し応答サイクルの間に、
ラインBSDBWDの状態は、１個または２個のデ
ータ・ワードがバス１０に印加されているかどう
かを指示する。ラインBSDBWDが２進１の状態
にされたとき、これは２個のワードが伝送されて
いることを指示する。１個だけのワードが伝送さ
れているとき、ラインBSDBWDは２進０にされ
る。 BSDBPL ダブル・プル・ラインは、コントローラ２００
とバス１０との間で延びている双方向性のライン
である。このラインは、ラインBSDBWBととも
に、応答が初めのものか（終りのものではない）、
または、要求されたデータの最後のユニツトであ
るかどうかを指示する。 バス・ハンドシエイク／タイミング・ライン BSREQT バス要求ラインは、バスとコントローラ２００
との間で延びている双方向性のラインである。真
の状態にセツトされているとき、それはコントロ
ーラ２００に対して別異のユニツトがバス・サイ
クルを要求していることを信号する。偽の状態に
リセツトされているとき、それはコントローラ２
００に対してバス要求の未定なバスはないことを
信号する。このラインは、読出しのセカンド・ハ
ーフ・バス・サイクルを要求するためのコントロ
ーラ２００によつて真の状態にされる。 BSDCNN データ・サイクル・ラインは、バスとコントロ
ーラ２００との間で延びている双方向性のライン
である。真の状態にされたとき、ラインは、コン
トローラ２００に対して、あるユニツトが要求さ
れていたバス・サイクルが許可されて、別異のユ
ニツトのためにバス上で情報が配されたことを信
号する。 コントローラ２００は、該ラインを真の状態に
して、要求されたデータがあるユニツトに対して
返送されていることを信号する。これに先立つ
て、コントローラ２００はバス・サイクルを要求
して、許可されていることになる。 BSACKR バス・アクノレツジ・ラインは、バスとコント
ローラ２００との間で延びている双方向性のライ
ンである。コントローラ２００によつて２進１に
セツトされたとき、ラインは、読出し第１ハーフ
のバス・サイクルまたは書込みサイクルの間にバ
スによる伝送を受入れていることを信号する。読
出し第２ハーフのバス・サイクルの間に、このラ
インは、要求を出したユニツトによつて２進１に
セツトされたとき、コントローラ２００に対して
伝送についてその受入れを信号する。 BSWAIT バス待機ラインは、バスとコントローラ２００
との間で延びている双方向性のラインである。コ
ントローラ２００によつて真または２進１にセツ
トされたとき、それは、要求しているユニツトに
対して、コントローラはこの時の伝送を受入れる
ことができないことを信号する。そのあと、ユニ
ツトは、コントローラ２００が伝送を承認するま
で連続的な再試行を始める。コントローラ２００
は、次の状態の下でBSWAITラインを真にセツ
トする。 １ 操作の内部的な読出しまたは書込みサイクル
を遂行中である。 ２ 読出し第２ハーフ・バス・サイクルを要求し
ている。 ３ リフレツシユ操作を先行している。 ４ リフレツシユ操作を遂行している。 ５ 開始モードにされたときにビジイである。 BSWAITラインがあるユニツトによつて真ま
たは２進１にセツトされているとき、これは、コ
ントローラ２００に対して、データは要求してい
るユニツトによつて受入れられておらず、その現
在のバス・サイクル操作を終了させることを信号
する。 BSNAKR バス・ネガテイブ・アクノレツジ・ラインは、
バスとコントローラ２００との間で延びている双
方向性のラインである。このラインがコントロー
ラ２００によつて真または２進１にセツトされて
いるとき、それは特定の伝送を拒否していること
を信号する。コントローラ２００は、以下のよう
にラインBSNAKRを真にセツトする。 １ メモリ・ロツク・フリツプ・フロツプが２進
１にセツトされる。そして、 ２ 要求がテストされ、ロツク・フリツプ・フロ
ツプをセツトする（BSLOCKは真、そして、
BSSHBCは偽）。 全ての別異の場合において、メモリ・ロツク・
フリツプ・フロツプがセツトされているとき、コ
ントローラ２００はBSACKRラインまたは
BSWAITラインを介して応答を発し、または、
応答を発しない。 BSNAKRラインが、あるユニツトによつて真
にされているとき、これは、コントローラ２００
に対して、データが該ユニツトによつて受入れら
れておらず、そのサイクル操作を終了させること
を信号する。 タイ・ブレーク・コントロール・ライン BSAUOK−BSIUOK タイ・ブレーク回路網ラインは、バスからコン
トローラ２００まで延びている。これらのライン
は、コントローラ２００に対して、より高次の優
先権をもつユニツトがバスの要求をしたかどうか
の信号をする。これらのライン上の全ての信号が
２進１であつたとき、これは、コントローラ２０
０に対して、BSDCNNラインを２進１にするこ
とができる時点で、バス・サイクルが許可された
ということを信号する。該ライン上の信号のいず
れか１個が２進０であつたとき、これは、コント
ローラ２００に対して、バス・サイクルは許可さ
れておらず、また、ラインBSDCNNを２進１に
することが禁止されていることを信号する。 BSMYOK タイ・ブレーク回路網ラインは、コントローラ
２００からバスに対して延びている。コントロー
ラ２００は、このラインを偽または２進０の状態
にして、より低次な優先権の別異のユニツトに対
してバス要求を信号する。 第１図のメモリ・サブシステムの一般的な説明 第３図には、この発明の原理を用いて構成され
たコントローラ２００−１を含んでいるメモリ・
サブシステム２０−１の好適実施例が示されてい
る。第１図を参照すると、コントローラ２００−
１はメモリ・セクシヨン２１０の２個の256Kワ
ード・メモリ・モジユール・ユニツト２１０−２
および２１０−４をコントロールする。ブロツク
２１０−２および２１０−４のモジユール・ユニ
ツトには、ブロツク２１０−２０および２１０−
４０に対応する高速MOSランダム・アクセス・
メモリ集積回路、および、ブロツク２１０−２２
〜２１０−２６および２１０−４２〜２１０−４
６に対応するアドレス・バツフア回路が含まれて
いる。各々の256Kメモリ・ユニツトは、第４ｃ
図により詳細に例示されているような１ビツト×
64KワードのダイナミツクMOS RAMチツプか
ら構成されている。特に、第４ｃ図を参照する
と、各々の22ビツト×256Kメモリ・モジユール
には１ビツト×88、65、534（64K）ワードのチツ
プが含まれていることが認められる。各チツプ内
には、256行×256列の蓄積セルのマトリクスから
成る多くの蓄積アレイが設けられている。 コントローラ２００−１には、メモリ・タイミ
ング信号を発生させ、リフレツシユ操作、コント
ロール操作、データ操作、アドレス分散およびデ
コード操作、および、バス・インタフエース操作
を遂行するために必要とされる回路が含まれてい
る。このような回路は第３図の別異のセクシヨン
の一部として含まれている。 該セクシヨンに含まれているものは、タイミン
グ・セクシヨン２０４、リフレツシユ・コントロ
ール・セクシヨン２０５、データ・コントロー
ル・セクシヨン２０６、アドレス・セクシヨン２
０７、読出し／書込みコントロール・セクシヨン
２０８、データ・イン・セクシヨン２０９、バ
ス・コントロール回路セクシヨン２１１、メモリ
初期化回路セクシヨン２１２、および、バス・ド
ライバ／レシーバ回路セクシヨン２１３である。 バス・コントロール・セクシヨン２１１には、
シングルおよびダブル・ワード操作のためのバ
ス・サイクル要求を発生させ、また受入れるため
の信号を発生させる論理回路が含まれている。第
３図から認められるように、これらの回路は別異
のセクシヨンの回路と同様に設計的には通常のも
のであるセクシヨン２１３のドライバ／レシーバ
回路を介してバスに結合されている。セクシヨン
２１１にはタイ・ブレーク回路網回路が含まれて
おり、これはユニツトのバス上での物理的な位置
に基づいて要求についての優先権を決定する。バ
ス１０の最左側またはボトム位置に配されている
第１図のメモリ・コントローラ２００−１は最高
位の優先権が割当てられ、これに対して、バスの
最高位またはトツプ位置に配されている中央処理
ユニツト（CPU）４０は最低の優先権にされて
いる。バス操作に関する更に別異の情報のために
は、1976年12月28日発効の米国特許第4000485号
が参照される。 第４ａ図に詳細に示されているタイミング・セ
クシヨン２０４には、メモリの読出しおよび書込
みサイクル操作から必要とされるタイミング信号
のシーケンスを発生する回路が含まれている。第
３図から認められるように、このセクシヨンは、
セクシヨン２０５，２０６，２０７，２０８，２
１１，２１３および２１５との間で信号の送受信
をする。 第４ｂ図により詳細に示されているアドレス・
セクシヨン２０７には、リフレツシユ操作、初期
化および読出し／書込み選択のために必要とされ
るアドレス信号をデコードし、発生し、分散する
回路が含まれている。該セクシヨン２０７は、
BSMREFラインからのメモリ参照コントロール
信号に加えてラインBSAD００−BSAD２３から
のアドレス信号を受入れる。これに加えて、セク
シヨン２０７は、セクシヨン２０４，２０５，２
１２および２１５からのコントロールおよびタイ
ミング信号を受入れる。 メモリ初期化セクシヨン２１２には、コントロ
ーラ回路を初期または所定の状態にクリアするた
めの、設計的には通常の回路が含まれている。 読出し／書込みコントロール・セクシヨン２０
８には、設計的には通常のレジスタおよびコント
ロール論理回路が含まれている。レジスタ回路
は、BSWRIT，BSBYTE，BSDBPL，
BSDBWDおよびBSAD２３ラインの状態に対応
する信号を受入れ、そして蓄積する。コントロー
ル回路は、レジスタ回路からの信号をデコードし
て、信号を発生し、これらはセクシヨン２０４，
２０７および２１０に印加されて、コントローラ
が書込み操作によつて追従される読出し、書込み
または読出しをするかどうかを規定するようにさ
れる（即ち、バイト・コマンドのため）。 リフレツシユ・セクシヨン２０５には、メモリ
の内容を周期的にリフレツシユするための回路が
含まれている。セクシヨン２０５は、セクシヨン
２０４からタイミングおよびコントロール信号を
受入れて、セクシヨン２０４，２０７，２０８お
よび２１２に対してリフレツシユ・コマンド・コ
ントロール信号を供給する。更に詳細には、リフ
レツシユ・コマンド（REFCOM）信号を発生さ
せるための回路が開示されている米国特許第
4185323号が参照される。 ブロツク２０９−４のデータ・イン・セクシヨ
ン２０９の回路には、１対のマルチプレクサ回路
およびセクシヨン２０６からの信号を受入れるよ
うに結合されているアドレス・レジスタが含まれ
ている。設計的には通常のマルチプレクサ回路
は、２セツトのバス・ラインBSDT００−１５お
よびBSDT１６−３１からのデータ・ワードを受
入れて、書込みサイクル操作の間に、出力ライン
のセツトMDIE０００−０１５およびMDIO００
０−０１５を介して、正確なメモリ・モジユール
に適切なワードを印加する。即ち、マルチプレク
サ回路は、２１２からの初期化信号が２進０であ
るとき（即ち、初期化モードにない）、ANDゲー
ト２０９−１０によつて発生された信号
MOWTES000によつて選択的に可能化される。
ANDゲート２０９−１０は、バス・アドレス・
ビツト２２（即ち、信号BSAD２２）およびコン
トローラが書込み操作をしているかどうか（即
ち、信号BSWRIT）の関数として信号
MOWTES000を発生させる。書込み操作の間、
信号MOWTES000で、正しいメモリ・ユニツト
に印加されるべき正しいデータ・ワード（即ち、
バス・ラインBSDT００−１５またはBSDT１６
−３１に印加されるデータ）が選択される。これ
は書込み操作を可能化して、いかなるワード境界
でも開始するようにされる。 読出し操作の間、マルチプレクサ回路は、バ
ス・ラインBSDT００−１５から受入れられたモ
ジユール識別情報をアドレス・バス・ライン
BSAD０８−２３に戻して印加するように条件づ
けられている。これは、ラインBSDT００−１５
に印加された信号をセクシヨン２０６の偶数デー
タ・レジスタ２０６−８に負荷することによつて
行われる。これは、次いで、ブロツク２０９−４
のアドレス・レジスタ・ラツチを、バス・ライン
BSDT００−１５を介して伝送されたモジユール
識別情報と一緒になるようにする。このことはこ
の発明の理解とは関係がないことであるから、こ
れ以上の説明はされない。 データ・コントロール・セクシヨン２０６に
は、２セツトの３状態に操作されるデータ・レジ
スタ２０６−８および２０６−１０、セクシヨン
２１０の偶数および奇数メモリ・ユニツト２１０
−２０および２１０−４０に対してデータの書込
みおよび／または読出しを可能化させるコントロ
ール回路と関連されたマルチプレクサ回路２０６
−１６および２０６−１８が含まれている。例え
ば、ダブル巾の読出しサイクル操作の間、オペラ
ンドまたは命令信号はユニツト２１０−２０およ
び２１０−４０から流出されて、偶数および奇数
出力レジスタ２０６−８および２０６−１０に入
れられる。書込みサイクル操作の間、信号
MDIE000−15およびMDIO000−15はセクシヨン
２０９−４を介してバスから１対のレジスタ２０
６−８および２０６−１０の最上位部分に負荷さ
れて、セクシヨン２１０の奇数または偶数ユニツ
トに書込まれる。 コントローラ２００−１にはエラー検出・訂正
（EDAC）装置が含まれており、ここに、各々の
ワードには16個のデータ・ビツトと６個のチエツ
ク・ビツトが含まれており、データ・ワードにお
けるシングル・ビツト・エラーは検出および訂正
をし、データ・ワードにおけるダブル・ビツト・
エラーは検出して、訂正なしの信号をするために
用いられる。EDAC装置には、２セツトのEDAC
エンコーダ／デコーダ回路２０６−１２および２
０６−１４が含まれている。これらの回路は、
1978年２月７日に発効された米国特許第4072853
号に開示された回路の形式をとつている。これに
加えて、セクシヨン２０６は、データ・ライン
BSDT００−１５から受入れられて、アドレス・
ラインBSAD００−２３を介してレジスタ２０９
−４に蓄積された識別情報を返すことを可能化さ
せる。 完全のために、キユー・コントロール・セクシ
ヨン２１５もまたコントローラ２００−１の一部
として含まれている。このセクシヨンには、複数
個のメモリ要求を同時に処理するためのアドレス
およびコントロール情報を蓄積するための回路が
含まれている。第３図から認められるように、セ
クシヨン２１５は、セクシヨン２０４，２０５，
２０７，２１１および２１２からのコントロール
信号を受入れる。該セクシヨンは、図示されるよ
うに、セクシヨン２０４，２０６，２０７および
２０８に対してコントロール信号を供給する。こ
のセクシヨンの操作はこの発明の理解には関係が
ないことから、ここではより詳細な説明はされな
い。 上記セクシヨンの関係のある部分は、第４ａ〜
４ｃ図を参照してより詳細に説明される。 コントローラ・セクシヨンの詳細な説明 それらのセクシヨンのみが、ここで説明される
この発明の理解に必要なものであると考えられ
る。残余のセクシヨンに関する更に別異の情報の
ためには、関連特許出願または米国特許第
4185323号が参照される。 セクシヨン２０４およびセクシヨン２０６ 第４ａ図には、セクシヨン２０４のタイミング
回路が、より詳細に例示されている。該回路は、
設計的には通常の、図示されない、デイレイ・ラ
イン・タイミング発生器回路から、入力タイミン
グ・パルス信号DLYINN010、TTAP01010およ
びTTAP02010を受入れる。このような回路は、
米国特許第4185323号に示されたタイミング発生
器回路の形式をとつている。該タイミング発生器
回路は、２進１に切換えられた信号
MYACKR010に応答して、１対の直列に結合さ
れた200ナノ秒のデイレイ・ラインを介して一連
のタイミング・パルスを発生させる。これらのパ
ルスはブロツク２０４の回路と関連して、メモ
リ・サイクル操作の間に、残余のセクシヨンのた
めのタイミングを設定する。 これに加えて、ブロツク２０４の回路は、セク
シヨン２０７からの境界信号MYBNDY010およ
びアドレス信号LSAD22200およびLSAD22210を
受入れる。また、セクシヨン２１２はセクシヨン
２０４に対して初期信号INITMM100を印加す
る。信号MYBNDY010は、２進１にされたとき
に信号RASINH010を２進０にするNORゲート
２０４−５に印加される。直列に結合された
ANDゲート２０４−７は、初期化信号、図示さ
れないセクシヨン２０５内の回路によつて発生さ
れたリフレツシユ・コマンド信号REFCOM100
を論理的に組合せて、信号RASINH000を生成さ
せる。NANDゲート２０４−８は、信号
RASINH000およびアドレス信号LSAD22210を
組合せて、偶数行ストローブ禁止信号
ERASIH000を生成させる。該信号は、ANDゲ
ート２０４−１を介して信号DLYINN010から引
出されたタイミング信号MRASTT010と組合わ
せるため、ANDゲート２０４−１０に印加され
る。結果としての出力信号MRASTE010は、偶
数スタツク・ユニツト２１０−２０のRASタイ
ミング入力に印加される。 NANDゲート２０４−１４は、信号
BASINH010およりLSAD22200を組合せて、奇
数行禁止信号ORASIH000を生成させる。この信
号はANDゲート２０４−１７においてタイミン
グ信号MRASTT010と組合わされて、行タイミ
ング信号MRASTO010を発生させる。この信号
は、奇数スタツク・ユニツト２１４−４０の
RASタイミング入力に印加される。 第４ａ図から認められるように、ANDゲート
２０４−１１は、リフレツシユ・コマンドがない
とき（即ち、信号REFCOM000＝１）、偶数デー
タ・レジスタ２０６−８の中間部のＧ入力端子に
対して、タイミング信号MDOECT000を印加す
る。同様にして、ANDゲート２０４−１５は、
奇数データ・レジスタ２０６−１０の中間部のＧ
入力端子に対して、タイミング信号
MDOOCT000を印加する。ANDゲート２０４−
３は、信号MRASTT010、REFCOM100および
TTAP01010を組合わせて、タイミング信号
MCASTT010を発生させる。信号MCASTS010
は、ANDゲート２０４−１８を介して、偶数お
よび奇数スタツク・ユニツト２１０−２０および
２１０−４０のCASタイミングで入力に印加さ
れる。 同様なやり方で、ANDゲート２０４−１９は
タイミング・アドレス信号MCASAD010を発生
させる。信号MCASAD010は、ANDゲート２０
４−２０を介して、セクシヨン２０７のアドレス
回路に印加される。 偶数および奇数データ・レジスタ２０６−８お
よび２０６−１０は３状態に操作される。特に、
レジスタはTexas Instruments社によつて製造さ
れた、SN74S373と命名されているようなＤ−タ
イプの平明なラツチ回路から構成されている。レ
ジスタ回路は、Ｇ入力端子に印加された信号が２
進１であるとき、Ｑ出力端子における信号はＤ入
力端子に印加された信号にしたがうという平明な
意味をもつものである。即ち、Ｇ入力端子に印加
された信号が低になるとき、Ｑ出力端子における
信号はラツチされる。 レジスタ２０６−８および２０６−１０の出力
端子は、データ・ワード信号の対の多重化を可能
化するために、ワイアドOR配列で共通に結合さ
れている。このような多重化は、第３図に示され
たレジスタ２０６−８および２０６−１０の別異
のセクシヨンの出力コントロール（OC）入力端
子に印加された信号MQ2ELB000、
MQ1ELB000、MDOTSC000および
MDRELB000の状態をコントロールすることに
よつて達成される。この操作は、Ｇ入力端子に印
加された信号に応答して生起するレジスタ・フリ
ツプ・フロツプのラツチ動作とは独立している。 ゲート２０４−２２〜２０４−２６の直列に結
合されたグループは、信号MDOTSC100および
MDOTSC010の状態をコントロールする。AND
ゲート２０４−２２は、読出しまたは書込みサイ
クルの始めにおいて、タイミング信号
DLYINN010およびDLYO20100を受入れて、バ
スからの識別情報の蓄積を可能化させる。これは
この発明の理解に関係がないことから、信号
PVLS20210は２進０状態にあるように考えられ
うるものである。読出し操作の間、読出しコマン
ド信号READCM000は２進０にされ、これで
ANDゲート２０４−２６が信号MDOTSC100を
２進０にするようにされる。 信号MDOTSC100は、２進０であるとき、レ
ジスタ２０６−８および２０６−１０の中間部を
可能化させて、それらの内容をそれらの出力端子
に印加するようにされる。書込みサイクルの間、
読出しコマンド信号READCM000が２進１にさ
れたとき、ANDゲート２０４−２６は信号
MDOTSC100を２進１にする。これは前述され
たことと反対の結果を生じる。即ち、信号
MDOTSC100は、レジスタ２０６−８および２
０６−１０の中間部について、それらの出力をそ
れらの出力端子に印加することを禁止する。 レジスタ２０６−８および２０６−１０の最上
位部は、信号MDRELB000が２進０であるとき、
それらの内容をそれらの出力端子に印加するよう
に可能化される。信号MDRELB000は、この発
明の目的のために、２進１の状態にあるように考
えられうるものである。かくして、レジスタの最
下位部は、それらの入力がそれらの出力端子に印
加することが禁止される。 レジスタ２０６−８および２０６−１０の最上
位２部は、セクシヨン２１５によつて発生された
信号MQ1ELB000およびMQ2ELB000の状態によ
つてコントロールされる。信号MDOTSC000は、
２進０であるとき、セクシヨン２１５からの信号
Q1TRST010およびQ2TRST000の状態の関数と
して、レジスタ２０６−８または２０６−１０の
いずれかの２個の最上位部の１個を可能化させ
る。信号Q1TRST010が２進１であるとき、信号
Q2TRST000は２進０であり、また、セクシヨン
２１５は信号MQ1ELB000を２進０にする。これ
はレジスタ２０６−８および２０６−１０のQ1
部を可能化させて、それらの内容をそれらの出力
端子に印加する。これと反対に、信号
Q1TRST010が２進０であるとき、信号
Q2TRST000は２進１であり、また、セクシヨン
２１５は信号MQ1ELB000を２進０にする。これ
はレジスタ２０６−８および２０６−１０のQ2
部を可能化させて、それらの内容をそれらの出力
端子に印加する。 セクシヨン２０７ 第４ｂ図には、アドレス・セクシヨン２０７の
別異セクシヨンが例示されている。図示されるよ
うに、セクシヨン２０７には、入力アドレス・セ
クシヨン２０７−１、アドレス・デコード・セク
シヨン２０７−２およびアドレス・レジスタ・セ
クシヨン２０７−４が含まれている。 セクシヨン２０７−１および２０７−２ 入力アドレス・セクシヨン２０７−１には、最
低位バス・アドレス・ビツト２２および高次チツ
プ選択アドレス・ビツト４および５を蓄積するた
めのレジスタ２０７−１２が含まれている。３個
の信号は、アドレス・ストローブ信号
ADDSTR000が２進０にされたときに、レジス
タ２０７−１２に負荷される。これはメモリがビ
ジイになつたときに生起する（即ち、バス・サイ
クル／メモリ要求を受入れる）。 ３個のアドレス信号は、説明の便のために、ブ
ロツク２１３のレシーバ回路を介してバス１０か
ら受入れられているものとして示されている。即
ち、これらのアドレス信号は、ソースとしてキユ
ー・アドレス・レジスタをセクシヨン２０７の一
部として含ませるようにされる。このようなキユ
ー配列に関する更に別異の情報のためには、1980
年10月31日に第202821号として出願され、当譲受
人に譲渡された、“インタリーブされたキユー装
置を有するメモリ・コントローラ”なる、
Robert B.JohnsonおよびChester M.Nibbyの、
共になされた特許出願が参照される。 セクシヨン２０７−１には、また、ブロツク２
０７−１５の境界検出回路が含まれている。該回
路にはNANDゲート２０７−１６が含まれてお
り、これはANDゲート２０７−１８を介してＤ
−タイプ・フリツプ・フロツプ２０７−１９のＤ
入力端子に結合されている。NANDゲート２０
７−１６は、バス１０からメモリ要求アドレス・
ビツト２２−１９を受入れる。ゲート２０７−１
６は、アドレス・ビツト２２−１９が全て２進０
であつたとき、出力の検出された境界信号
DBSA16000を２進０にする。全ての別異の場合
においては、信号DBSA16000は２進１である。
ダブル・ワード伝送が遂行されているときには、
信号BSDBWD110は２進１である。信号
DBSA16000は、２進１のとき、ANDゲート２０
７−１８で信号BOUNDY110を２進１にするよ
うにして、フリツプ・フロツプ２０７−１９が２
進１に切換えられるようにされる。これは、いか
なる境界条件の不存在も指示する信号
MYBNDY010を２進１にする。信号DBSA16000
が２進０に切換えられたとき、これは信号
BOUNDY110を２進０にして、フリツプ・フロ
ツプ２０７−１９を２進１から２進０に切換える
ようにされる。信号MYBNDY010は、タイミン
グ・セクシヨン２０４に対する入力として印加さ
れる。 図示されるように、高次アドレス・ビツト信号
LSAD05210およびLSAD04210は、２進デコーダ
回路２０７−２０の入力端子に印加される。最下
位ビツト・アドレス信号LSAD22210およびイン
バータ回路２０７−２２によつて発生されたその
補数信号LSAD22200は、セクシヨン２０４およ
び２０５に印加される。 ２進デコーダ２０７−２０は、ゲートＧ端子を
接地することによつて操作のために可能化され
る。４個のデコード出力DECOD0000〜
DECOD3000の各々は、NANDゲート２０７−２
４〜２０７−３０の相異なる対に結合されてい
る。０デコード信号DECOD0000は、０行アドレ
ス・ストローブ信号DRAST0010を発生させる
NANDゲート２０７−２４の入力に結合されて
いることが注意される。同様にして、１デコード
信号DECOD1000は、１行アドレス・ストローブ
信号DRAST1010を発生させるNANDゲート２
０７−２６の入力に結合されている。次続のデコ
ード信号DECOD2000は、次続行アドレス・スト
ローブ信号DRAST2010を発生させるNANDゲ
ート２０７−２８に結合されている。最後に、最
終デコード信号DECOD3000は、２行アドレス・
ストローブ信号DRAST3010を発生させる
NANDゲート２０７−３０に結合されている。 また、これらのゲートは、ANDゲート２０７
−３２から信号OVRDEC000を受入れる。信号
OVRDEC000が２進０のとき、信号DRAST0010
〜DRAST3010の各々は、REFCOM100または
INITMM100のいずれかが０の状態にあるとき
に、２進１の状態にされる。 図示されるように、偶数および奇数行アドレ
ス・ストローブ信号は、偶数および奇数スタツ
ク・ユニツト２１０−２０および２１０−４０の
RAMチツプに印加される。 セクシヨン２０７−４ 第４図に示されているように、アドレス・レジ
スタ・セクシヨン２０７−４は、行アドレス・レ
ジスタ２０７−４０、列アドレス・レジスタ２０
７−４２および加算器回路２０７−５４の相異な
る段階に対する入力として、セクシヨン２０７の
キユー・アドレス・レジスタを介して印加された
バス・アドレス信号BSAD06210〜BSAD22210を
受入れる。 レジスタ２０７−４０および２０７−４２の可
能化ゲート入力端子は、セクシヨン２０４からの
メモリ・ビジイ信号MEMBUZ010を受入れるた
めに結合されている。行アドレス・レジスタ２０
７−４０のOC入力端子は、信号INITMM000、
REFCOM000およびMCASAD110に応答する
ANDゲート２０７−４４、インバータ回路２０
７−４６およびNANDゲート２０７−４７によ
つて発生されたタイミング信号MRASCT000を
受入れるように結合されている。列アドレス・レ
ジスタ２０７−４２のOC入力端子は、信号
INTREF000およびMCASAD110に応答して
NANDゲート２０７−５０によつて発生された
タイミング信号MCASCT000を受入れるように
結合されている。信号INTREF000は、信号
INITMM000およびREFCOM000を受入れる
ANDゲート２０７−４４によつて発生される。 アドレス・レジスタ２０７−４０および２０７
−４２の各々は、前述されたSN74S373として命
名されたような、Ｄ−タイプの平明なラツチ回路
で構成されている。第４ｂ図から認められるよう
に、各セツトのレジスタの相異なるアドレス出力
端子は、これらのアドレス信号の多重化を可能化
させるために、ワイアドOR配列で共通に結合さ
れている。前述されたように、このような多重化
は、レジスタ２０７−４０および２０７−４２の
出力コントロール（OC）入力端子に印加された
信号の状態をコントロールすることによつて達成
される。 特に、出力コントロール（OC）端子は、回路
２０７−４４〜２０７−５０によつてコントロー
ルされる、いわゆる３状態操作を可能化させる。
信号MRASCT000およびMCASCT000が２進１
の状態にあつたとき、これは、いかなるアドレス
信号でも、それに関連したレジスタのＱ出力端子
に印加されることが禁止するようにされる。前述
されたように、この操作はレジスタ・フリツプ・
フロツプのラツチ動作とは独立している。 これに加えて、この発明の好適実施例において
は、セクシヨン２０７−４には、アドレス・レジ
スタ２０７−４０および２０７−４２と並列に結
合されている、設計的には通常の、３ビツト２進
全加算器回路２０７−５４が含まれている。該加
算器回路２０７−５４は、低次アドレス・ビツト
１９〜２１で、１だけ増加するように結合されて
いる。より詳細には、入力端子Ａ１−Ａ４は、セ
クシヨン２０７のキユー・アドレス・レジスタか
らのバス・アドレス信号BSAD21210、
BSAD20210およびBSAD19210を受入れる。２進
０の信号は、入力端子Ａ８およびＢ１−Ｂ８に印
加される。最下位アドレス信号BSAD22210は、
図示されるように、キヤリイ信号として加算器の
端子COに印加される。前述されたように、バ
ス・アドレス信号は、そのソースとして、セクシ
ヨン２０７のキユー・アドレス・レジスタを有し
ている。 加算器の和端子Ｓ１−Ｓ４に現われる、増加さ
れた出力信号MADD00111〜MADD02111はマル
チプレクサ回路２０７−５６の１セツトの入力端
子に対して印加される。マルチプレクサ２０７−
５６の第２のセツトの入力端子は、セクシヨン２
０７のキユー・アドレス・レジスタからのアドレ
ス信号BSAD11210、BSAD12210および
BSAD13210を受入れるように結合されている。
これはレジスタのおくれを除外する。マルチプレ
クサ回路２０７−５６は、可能化（EN）端子を
接地に結合することによつて達成される。ゲート
（Ｇ０／Ｇ１）端子に印加されたセクシヨン２０
４からの信号MCASAD110は、マルチプレクサ
回路２０７−５６の出力端子に印加されたアドレ
ス信号のソースの選択をコントロールする。即
ち、信号MCASAD110が２進０であるとき、ア
ドレス信号BSAD11210、BSAD12210および
BSAD13210は、信号MADD00211〜
MADD02211のソースである。信号
MCASAD110が２進１であるとき、加算器信号
MADD00111〜MADD02111は、信号
MADD00211〜MADD02211のソースである。 第４ｃ図の奇数スタツクRAMチツプは、アド
レス・バツフア回路２１０−４６を介して、アド
レス信号MADD0010〜MADD07010を受入れる
ように結合されている。第４ｃ図の偶数スタツク
RAMチツプは、信号MCASAD110が２進０であ
るとき、アドレス・バツフア回路２１０−２６を
介して、アドレス信号MADD0010〜
MADD07010を受入れるように結合されている。
信号MCASAD110が２進１であるとき、増大さ
れた出力信号MADD00111〜MADD02111は、信
号MADD00010〜MADD02010の代りに、信号
MADD03010〜MADD07010とともに、偶数スタ
ツクRAMチツプに印加される。 メモリ・ユニツト２１０−２０および２１０−４
０−第４ｃ図 前述されたように、奇数ワードおよび偶数ワー
ド・スタツクのブロツク２１０−２０および２１
０−４０は、第４ｃ図に、より詳細に示されてい
る。これらのスタツクには、図示されるように、
４列、22個の、64K×１ビツトのRAMチツプが
含まれている。64Kチツプの各々には、２個の
32768ビツト蓄積アレイが含まれている。各アレ
イは128行×128列のマトリクスに構成され、256
個のセンス・アンプに結合されている。別異の
64Kのチツプ構成も用いられることは認められる
ところである。チツプおよび関連されたゲート回
路は、ドータ・ボード上に搭載されている。 各ドータ・ボードには、図示されないが、２個
のインバータが含まれており、これはセクシヨン
２０８からの読出し／書込みコマンド信号の１個
に対応するものを受入れるように結合されてお
り、また、４個の２入力NANDゲート（例えば、
２１０−２００〜２１０−２０６および２１０−
４００〜２１０−４０６）が含まれており、これ
らは、セクシヨン２０４からの行および列タイミ
ング信号、および、セクシヨン２０７からの行デ
コード信号を受入れるように結合されている。こ
の発明の理解に関係のあるチツプ端のみが示され
ている。図示されない残余の端子は、通常の態様
で結合されている。更に別異の情報のためには、
当譲受人に対して譲渡された、1978年７月３日、
第921292号として出願された、Chester M.
Nibby、Jr.およびWilliam Panepinto、Jr.の発
明になる、“回転チツプ選択方法および装置”な
る、ともになされた特許出願が参照される。 操作の説明 第１−６ｃ図を参照して、この発明の好適実施
例の操作が、特に第５図のタイミング図形を参照
して、以下に説明される。ユニツト２１０−２お
よび２１０−４の各々には、第１，４ｃおよび６
図に示されるように、４個の128Kのモジユール
が含まれているものとする。ユニツト２１０−２
および２１０−４の双方にそれだけの数のスタツ
ク・ユニツトが含まれる備えがあれば、ユニツト
２１０−２および２１０−４の各々に何個のスタ
ツク・ユニツトでも含まれうることは明らかであ
る。 第５図を参照して操作例の説明をする前に、先
ず第６ａおよび６ｂ図が参照される。第６ａ図に
は、メモリの読出しまたは書込み要求の各々の一
部としてメモリ・サブシステムに印加されるメモ
リ・アドレスのフオーマツトが例示されている。
高次／最上位ビツト位置は、要求を処理するメモ
リ・モジユール／コントロールを識別するために
コード化される。アドレス・ビツト４は、アクセ
スされているコントローラ・メモリの256Kのい
ずれかの半分（即ち、上半分または下半分）を選
択するために用いられる。これに加えて、アドレ
ス・ビツト４およびアドレス・ビツト５は、アク
セスのために選択されたチツプの行を特定するた
めにコード化される。これらのアドレス・ビツト
はメモリ．サブシステム２０−１の回路によつて
処理され、RAMチツプには供給されない。 アドレス・ビツト６−２１は、アドレスされて
いる１対のモジユールのRAMチツプ内の22ビツ
ト蓄積位置の対のアドレスを特定する。ここでよ
り詳細に説明されるように、これら16個のアドレ
ス・ビツトは８個のアドレス・ビツトに多重化さ
れ、ブロツク２１０−２６および２１０−４６の
アドレス・バツフア回路を介して、第４ｃ図の
RAMチツプのアドレス入力端子Ａ０−Ａ７に印
加される。最下位アドレス・ビツト２２−２３
は、図示されるように、対のワードおよびアドレ
スされたワード内のバイトを特定する。 第６ｂ図には、第６ｃ図のモジユールの各々の
基本的なワード構成が例示されている。16進形式
の連続したアドレスは、図示されるように、モジ
ユールの相異なるワード蓄積位置に対して割当て
られている。即ち、第６ｃ図より、アドレス
（0000）は、行０、列０におけるワード位置に指
定されていることが認められる。次続するアドレ
ス（0001）は、行０、列１におけるワード位置に
指定されている。以下同様である。かくして、ア
ドレス操作は、行に沿うよりもチツプ・アレイの
列に沿つて連続的に行われる。ここで説明される
ように、これは、アドレス操作と並行してアドレ
ス増加を続行することを可能化させる。 第６ｃ図には、第１図のモジユールＡ〜Ｄのワ
ード・メモリ構成が例示されている。図示される
ように、初めの256KワードはモジユールＡおよ
びＣによつて供給される。次の256Kワードはモ
ジユールＢおよびＤによつて供給される。モジユ
ールのこれらの対は、前述されたように、アドレ
ス・ビツト４の関数として選択される。第６ｂお
よび第６ｃ図は、この発明の装置が２次的な境界
条件の存在する中で連続的なワード・アドレス操
作を達成する態様を説明するために参照される。 第５図には、シングル・メモリ・サイクル操作
の間に、セクシヨン２０７および２０４の回路に
よつて発生された、相異なるタイミングおよびコ
ントロール信号の間の関係が図式的に例示されて
いる。第５図より、図示されている諸種の信号は
メモリ・サイクル操作を開始させる信号
MYACKR010に関して参照されることが認めら
れる。サブシステム２０は、第６ａ図のフオーマ
ツトを有するアドレスを含むメモリ・コマンドを
受入れるものとされる。これは、信号
MYACKR010を２進１に切換える結果をもたら
す。信号MYACKR010は、ブロツク２０４の回
路がメモリ・ビジイ信号MEMBUZ010を２進１
にして、メモリ・サブシステムがメモリ・サイク
ル操作を始めた（即ち、メモリはビジイである）
ことを指示するようにされる。 メモリ・ビジイ信号MEMBUZ010に応答して、
バス・アドレス信号BSAD06210〜BSAD21210
は、行アドレス・レジスタ２０７−４０および列
アドレス・レジスタ０７−４２に負荷される。即
ち、信号BSAD07210〜BSAD13210および
BSAD18210は行アドレス・レジスタ２０７−４
０に負荷される。信号BSAD14210〜
BSAD17210、信号BSAD19210〜BSAD21210お
よび信号BSAD06210は列アドレス・レジスタ２
０７−４２に負荷される。また、信号
MEMBUZ010は、第４ｂ図の信号ADDSTR000
を２進０に切換える。これは、最下位アドレス・
ビツトBSAD22110およびチツプ選択アドレス信
号BSAD04110およびBSAD05110をレジスタ２０
７−１２に負荷する。 第４ｂから認められるように、蓄積されていた
アドレス信号LSAD04210およびLSAD05210はデ
コーダ回路２０７−２０によつてデコードされ
る。例として、アドレス・ビツト４−２１は全て
０であるものとする。したがつて、デコーダ回路
２０７−２０は０デコード信号DECOD0000を２
進０にする。この信号はNANDゲートを信号
DRAST0010を２進１にするように条件づける。 第４ｃ図から認められるように、信号
DRAST0010は、偶数ワード・スタツク２１０−
２０のNANDゲート２１０−２０６の一入力と
して印加される。同じ信号DRAST0010は、ま
た、奇数ワード・スタツク２１０−４０の
NANDゲート２１０−４０６の一入力としても
印加される。タイミング信号MRASTE010およ
びMRASTO010が発生されたとき、NANDゲー
ト２１０−２０６および２１０−４０６はそれら
の出力を２進０にする。これは、次いで、行アド
レス・レジスタ２０７−４０からの行アドレス信
号の蓄積がアドレス・バツフア回路を介してスタ
ツク２１０−２０および２１０−４０内のRAM
チツプの双方の行の端子Ａ０−Ａ７に印加される
結果をもたらす。 より詳細には、第４ａ図のタイミング回路は信
号MYACKR010に応答してサイクル操作を開始
し、その間にタイミング信号DLYINN010、
TTAP01010およびTTAP02010が発生される。
これらの信号は、第５図で示される時点に、ゲー
ト２０４−１，２０４−３，２０４−１０，２０
４−１７，２０４−１９および２０４−２０が、
夫々に、信号MRASTT010、MCASTT010、
MRASTE010、MRASTO010および
MCASAD010を生じるようにされる。前述され
たように、行タイミング信号MRASTE010およ
びMRASTO010は、行デコード信号
DRAST0010とともに偶数および奇数行アドレ
ス・ストローブ信号を発生させ、これらはRAM
チツプの双方の行のRAS端子に印加される。こ
のとき、列アドレス信号MCASTT010および
MCASAD010は２進０である。 第４ｂ図より、NANDゲート２０７−４７か
らの出力信号MRASCT000はこのとき（即ち、
信号MCASAD110が２進０であるとき）に２進
０であることが認められる。これは、行アドレ
ス・レジスタ２０７−４０がその入力における全
て０のバス・アドレス信号をその出力端子に対し
て印加するように条件づける。そこから、アドレ
ス信号MADD00010−MADD07010は奇数スタツ
ク・アドレス・バツフア回路２１０−４６に印加
される。 第４ｂ図から認められるように、高次３個のア
ドレス・ビツトは、また、偶数スタツク・アドレ
ス・バツフア回路２１０−２６にも印加される。
即ち、列アドレス信号MCASAD110が２進０で
あることから、これらの信号はマルチプレクサ回
路２０７−５６を介して印加される。残余のアド
レス信号MADD03010−MADD07010は、図示さ
れるように、偶数スタツク・アドレス・バツフア
回路２１０−２６に対して直接的に印加される。
したがつて、RAMチツプの双方の行は、Ａ０−
Ａ７端子に印加された８ビツトの全ての０の行ア
ドレス信号をラツチまたは蓄積する。 RASタイムの間に、加算器回路２０７−５４
は、最下位アドレス・ビツト２２の状態の関数と
して、下位３個のアドレス・ビツト（即ち、最下
位チツプ・アドレス・ビツトＡ０−Ａ２）につい
て適切な増加操作を遂行することに注意される。
ビツト２２は２進０であることから、下位３個の
アドレス・ビツトは増加されず加算器回路２０７
−５４を通過する。かくして、CASタイムに先
立つて、加算器２０７−５４によつて発生された
結果はマルチプレクサ回路２０７−５６の入力に
存在する。 第４ａ図から認められるように、信号
MCASAD010は、第５図で示される時点に、ゲ
ート２０４−２０が信号MCASAD110を発生さ
せるようにする。信号MCASAD110は、NAND
ゲート２０７−５０およびマルチプレクサ回路２
０７−５６に印加される。２進１の信号
MCASAD110は、マルチプレクサ回路２０７−
５６が入力端子の第２のセツトに印加されるアド
レス信号を選択するようにする。 より詳細には、信号MCASAD010が２進１に
切換えられたとき、信号MCASAD110は２進１
に切換えられる。その結果として、バス・アドレ
ス信号BSAD0620およびBSAD14210〜
BSAD21210は、レジスタ２０７−４２の出力端
子に印加される。同時に、レジスタ２０７−４０
は、バス・アドレス信号をその出力端子に印加す
ることが禁止される。そこから、列アドレス信号
MADD00010〜MADD07010は奇数バツフア回路
２１０−４６に印加される。増加された低位アド
レス・ビツトは、マルチプレクサ回路２０７−５
６を介して偶数バツフア回路２１０−２６に印加
される。残余の列アドレス信号MADD0310〜
MADD07010は偶数バツフア回路２１０−２６に
対して直接的に印加される。 第４ａ図から認められるように、タイミング信
号MCASTT010は、第５図で示された時点に、
ゲート２０４−１８が信号MCASTS010を発生
させるようにする。信号MCASTS010は、
NANDゲート２１０−２００，２１０−２０４，
２１０−４００および２１０−４０６を介して印
加される。これは、列アドレス・ストローブ信号
がRAMチツプの行のCAS端子に印加されるとい
う結果をもたらす。したがつて、RAMチツプの
全ては、Ａ０−Ａ７端子に印加された８ビツトの
全て０の行信号を蓄積する。 考えている例において、全て０のメモリ・アド
レスは、第６ｃ図のメモリ・モジユールＡおよび
Ｃの蓄積位置の内容が、アクセスされるべきワー
ド０およびワード１を蓄積する０行および列のア
ドレス値によつて規定されるようにされる。これ
は、ワード０およびワード１が、夫々に、第５図
の信号MDECT000およびMDOCT000に応答して
偶数データおよび奇数データ・レジスタに負荷さ
れるという結果をもたらす。偶数データおよび奇
数データ・レジスタ２０６−８および２０６−１
０は、２進０の信号MDOTSC100によつて可能
化されて、入力データ信号をそれらの出力端子に
印加するようにされる。 そこから、ワード０およびワード１は、最下位
アドレス・ビツトLSAD２２の状態の関数とし
て、データ出力マルチプレクサ回路２０６−１６
および２０６−１８を介して、第３図のライン
MUXD００−１５およびMUXD１６−３１に印
加される。即ち、信号LSAD22210が２進０であ
るとき、偶数データ・レジスタ２０６−８の内容
はマルチプレクサ回路２０６−１６によつてライ
ンMUXD００−１５に印加される。マルチプレ
クサ回路２０６−１８は、奇数データ・レジスタ
の内容をラインMUXD１６−３１に印加する。
これと反対のことは、アドレス・ビツト
LSAD22210が２進１であるときに生起する。こ
の態様において、双方のメモリ・モジユール・ユ
ニツトに対するアクセスは、ワード境界に関係な
く生起することができる。第５図から認められる
ように、セクシヨン２０４の回路がメモリ・ビジ
イ信号MEMBUZ010を２進０に切換えたとき、
メモリ・サイクル操作は完了される。 最下位アドレス・ビツト２２の０の値のために
は、RAMチツプ・アドレス・ビツト６−２１は
同様である。しかしながら、最下位アドレス・ビ
ツトの値が“１”であるとき、これは２次的な境
界アドレス状態を生じさせる。即ち、メモリ要求
アドレスで位置１がアクセスされるべきことが特
定されたとき、全て０のアドレスは再び行および
列アドレス・レジスタ２０７−４０および２０７
−４２に蓄積されることとなる。しかしながら、
モジユールＣおよびＡからのワード１および２が
アクセスされ、多重バス１０に読出されるべきこ
とが所望される。所望のワード対のアクセス操作
を達成するため、加算器回路２０７−５４は、偶
数メモリ・ユニツト２１０−２０のRAMチツプ
に印加される列アドレスを１だけ増加するように
条件づけられている。 より詳細には、信号BSAD04110および
BSAD05110が２進０であるとき、これは、デコ
ーダ回路２０７−２０が“０”デコード出力信号
DECOD0000を２進０にするようにされる。これ
は、次いで、NANDゲート２０７−２４が信号
DRAST0010を２進１にするようにされる。 したがつて、信号DRAST0010は、タイミング
信号MRAST0010およびMRASTE010とともに、
Ａ０−Ａ７端子に印加された行アドレス信号を、
第４ｃ図のアドレス・ユニツト２１０−２０およ
び２１０−４０の０行のRAMチツプに負荷す
る。しかしながら、RASタイムの間に、Ａ０−
Ａ２端子に印加された列アドレス信号は、最下位
アドレス・ビツト２２の値が“１”であるとき、
加算器回路２０７−５４によつて１だけ増加され
ることが注意される。増加された列アドレスは、
マルチプレクサ２０７−５６を介してRAMチツ
プの偶数列に印加される。奇数メモリ・ユニツト
２１０−４０の全ての行のRAMチツプは、増加
されない列アドレス信号を受入れる。 したがつて、第６ｃ図のモジユールＣおよびＡ
のワード１および２はアクセスされ、最下位アド
レス・ビツト２２の状態の関数としてマルチプレ
クサ回路２０６−１６および２０６−１８を介し
てバス１０に読出される。第６ｂ図から認められ
るように、行０、列０に配せられた第１のワード
はモジユールＣからアクセスされ、これに対し
て、行０、列１に配せられた第２のワードはモジ
ユールＡからアクセスされる。次のいくつかのワ
ード対は上述された態様でアクセスされるという
ことが認められる。第６ｂ図から認められるよう
に、バス１０から受入れた奇数メモリ要求アドレ
スを増加させることにより、モジユールＡ内で相
異なる行アドレスを有する所望のワードがアクセ
スされる。 メモリ要求アドレスがワード１５を特定するま
で、アドレス操作はそのようにして続行される。
この点において、加算器回路２０７−５４の範囲
が超過される。正しい列アドレスを与えることは
不可能であることから、ブロツク２０７−１５の
境界回路は境界アドレス状態を検出するように操
作されて、信号MYBNDY010を２進０に切換え
るようにされる。即ち、バス・アドレス・ビツト
２２−１９の全て１の値は、NANDゲート２０
７−１６が２進０に切換えるようにする。これ
は、フリツプ・フロツプ２０７−１８を２進０の
状態に切換える。 第４ａ図から、信号MYBNDY010は信号
RASINH000を２進１にすることが認められる。
これは、NANDゲート２０４−８および２０４
−１４が、最下位アドレス・ビツト２２の状態の
関数として、行アドレス・ストローブ禁止信号
ERASIH000およびORASIH000を発生させるよ
うに条件づける。ビツト２２は２進１であること
から、信号LSAD222000は２進０であり、これは
NANDゲート２０４−１４が信号ORASIH000
を２進１に切換えるようにする。同時に、
NANDゲート２０４−８は信号ERASIH000を２
進０に切換える。 上述のことは、タイミング・セクシヨン２０４
が、奇数メモリ・モジユール２１０−４０をアク
セスするために必要とされるタイミング信号のみ
を発生させるようにする。即ち、ANDゲート２
０４−１７はタイミング信号MRASTO010を発
生させ、これは、行アドレスがメモリ・モジユー
ルＣのRAMチツプの行にラツチされるようにす
る。これは列アドレスのラツチ操作によつて追従
される。そのあと、行および列アドレスによつて
規定された蓄積位置１５の内容はアクセスされ、
そして、ANDゲート２０４−１５によつて発生
されたタイミング信号MDOCT000に応答して奇
数データ・レジスタ２０６−１０に蓄積される。
そのあと、モジユールＣのワード１５がライン
MUXD００−１５に印加され、また、ライン
MUXD１６−３１には新らしいデータは印加さ
れない。信号MYBNDY010の状態は、また、境
界条件の生起を中央処理ユニツト４０に対して信
号するためにも使用されるものであることが認め
られる。 アドレス・シーケンス操作およびアドレス・デ
コード操作は、256Kに対応する位置に達するま
で上述の態様で続行される。その点から、バス・
アドレス・ビツト４は２進１に切換えられる。第
６ｃ図から認められるように、これはデコーダ回
路２０７−２０に信号DRAST2010および
DRAST3010を発生させて、次の256K位置をア
クセスするようにされる。 16ワード毎の各々の２次的な境界アドレス状態
の伸長およびアドレス境界状態の検出は、前述さ
れたように続行される。わずかな差は、モジユー
ルＢおよびＤのRAMチツプの行がモジユールＡ
およびＣの代わりに、また、信号DRAST2010お
よびDRAST3010を信号DRAST0010および
DRAST1010の代わりに用いて、可能化されるこ
とである。 上述のことから、この発明のアドレス操作装置
によれば、シングル・バス・サイクル操作の間
に、複数個の連続的なワード位置に対する同時的
なアクセスをどのようにして行うことができるか
が認められる。アクセス操作をすることは、メモ
リ要求アドレスの列アドレス位置が伝送され、複
数個のメモリ・モジユール内のチツプの同じ行内
に蓄積されるインタバルの間に、各要求の最下位
アドレス・ビツトの関数としての各奇数列アドレ
スを、アドレス操作装置で増加させることによつ
て達成される。これは、データ・ワードが要求を
している装置に対して、最少の時間内に伝送され
ることを許容する。アドレス操作装置には最少限
の蓄積レジスタが含まれており、メモリ・システ
ムの遂行についてなんの逆効果もなしに操作され
る。この発明の配列では、また、読出し／書込み
操作の場合、最少限の回路で、ダブル・ワードの
アクセスを偶数または奇数ワード・アドレスをも
つて開始させることが許容される。 例示された実施例について多くの変更がなされ
うることは、当業者に認容されるところである。
例えば、この発明の配列は、Robert B. Johnson
他によつて発明された、“連続整列ワード・アド
レス装置”なる特許出願のアドレス操作配列で用
いられうるものである。その中に組込まれたと
き、これはアドレス増加のおくれを軽減させる。
かくして、アドレス境界状態は、加算器回路２０
７−５４のサイズを変更することにより、また、
ブロツク２０７−１５の境界回路を修正すること
により調整されることとなる。 また、この発明の連続的なアドレス操作装置
は、いかなる数のメモリ・モジユール・ユニツ
ト、および、いかなる数のチツプ列をもつメモ
リ・モジユール・ユニツトによつても使用されう
るものである。したがつて、この発明は、対応す
る数のメモリ・モジユール・ユニツト内のいかな
る数の蓄積位置でもアクセスするように使用され
うる。 提案および規定にしたがつて、この発明の最良
形式が例示され、説明されているけれども、特許
請求の範囲に開示されたこの発明の精神から外れ
ることなしに、ある程度の変更はなされうるもの
であり、また、ある場合には、この発明の所定の
特定は別異の特徴について対応して使用すること
なしに、適宜用いられるものである。
そのためのアドレス操作装置に関するものであ
る。 先行技術 多くのメモリ・モジユールからメモリ・システ
ムを構成することは、よく知られている。ある先
行技術のシステムにおいては、メモリ・モジユー
ルは対にされて、ダブル・ワード・フエツチ・ア
クセス能力を与えるようにされる。ここで用いら
れるダブル・ワード・フエツチ・アクセスなる用
語は、１サイクル操作の間にメモリ・システムか
ら一度に１対のワードをアクセスすることのでき
る能力とされる。このタイプのシステムは、本譲
受人に対して譲渡された、1980年11月25日発効
の、John L.Curley、Robert B.Johnson、
Richard A.LemayおよびChester M.Nibby、Jr.
によつて発明された、“多重フエツチ・バス・サ
イクル操作をさせるためのシステム”なる名称
の、米国特許第4236203号に説明されている。 上述の先行技術のシステムにおいては、メモ
リ・システムは、非同期的に操作されるシング
ル・ワード巾のバスに結合されている。その配列
においては、多重ワードのための要求はアング
ル・バス・サイクルにおいてなされ、そして、要
求された情報ワードは一連の応答サイクルにわた
つてバスに伝送される。この配列でシステムのス
ループツト能力は改良されるけれども、双方のワ
ードをシングル・バス・サイクルで同時的にアク
セスすることができるようになることが望まし
い。 このような対にされたメモリ・モジユール・シ
ステムにおいては、双方のメモリ・モジユールを
アクセスするためには偶数および奇数アドレスを
発生させることが必要であることが注意される。
発生をさせるためのアドレス配列は、本譲受人に
対して譲渡された、1980年１月22日発効の、
Robert B.JohnsonおよびChester M.Nibby、Jr.
によつて発明された、“正常なメモリ操作と並行
してリフレツシユ操作を遂行するための装置を含
むダイナミツク・メモリ・システム”なる名称
の、米国特許第4185323号に説明されている。 上述の配列において、メモリ要求で与えられた
アドレスの低位ビツトはアクセスされている蓄積
位置を特定するものであり、これに対して、高位
ビツトはRAMチツプのいずれの行がアクセスさ
れているかを特定するものである。アクセスされ
ている対の第２のワードをフエツチするために
は、メモリ要求アドレスを１だけ増加し、次いで
増加されたアドレスをデコードすることが必要で
ある。このことで、メモリ・アドレス配列には、
カウンタとしても作用する１次アドレス・レジス
タと、該１次アドレス．レジスタから受入れられ
た初期および増加アドレスを蓄積するための２個
の並列２次アドレス・レジスタが含まれることが
必要とされた。この配列は、いかなるワード境界
で開始するメモリ要求の処理でも可能化させる
（即ち、偶数または奇数ワードに対するアクセス
を許容する）。アドレス・レジスタ蓄積の大きさ
に加えて、該配列では、いずれかのモジユールで
開始する双方のメモリ・モジユールをアクセスす
るための奇数および偶数アドレスを発生させると
きのおくれを増大させる。 １対の独立してアドレスすることの可能なメモ
リ・モジユールとともに用いられる別異のアドレ
ス操作配列は、本譲受人に対して譲渡された、
1980年１月８日、第110521号として出願の、
Robert B.Johnson、Chester M.Nibby、Jr.およ
びDana W.Mooreによつて発明された、“連続的
ワード整列式アドレス操作装置”なる名称の、共
になされた特許出願に説明されている。アドレス
発生のときのおくれを軽減するために、該配列で
は、RAMチツプのいずれの行にアクセスされる
べき第１のワードの位置が含まれているかを特定
するため、メモリ要求アドレスの最下位または低
位アドレス・ビツトが用いられる。デコード回路
は、このようなアドレス・ビツトに応答して、モ
ジユールの対から１対のワードを同時に選択する
ための１対の出力信号を発生させる。アドレス回
路には、多重ビツト加算器回路、および、メモリ
要求アドレスの行および列アドレス部分を蓄積す
るための１対の３状態で操作されるアドレス・レ
ジスタが含まれている。 最下位アドレス・ビツトが２次境界的な状態を
表わす値を有する毎に、加算器回路は低位の行ア
ドレス・ビツトを１だけ増加させて、所望の対の
ワード位置のアクセスを可能化させる。 上述の増加操作はメモリの全体的な遂行をおく
らせるということが見出された。その理由は、各
各のアドレス操作に割当てられた時間には、アド
レス増加のために必要とされる時間が含まれなけ
ればならないということである。上述のアドレス
操作配列におけるデコーダ回路では、２次境界的
な状態にはない間に、アドレスを増加することの
必要性を除去することによつてメモリの遂行能力
が向上されるものではあるが、相異なるメモリ構
成のために２次境界的な状態がしばしば生起する
状況下ではこの利点は減少される。 したがつて、この発明の目的は、１対のメモ
リ・モジユールから１対のワードを読出すための
アドレスを発生させるメモリ・システムを提供す
ることにある。 この発明の別異の目的は、多重ワード・バスに
結合されるメモリ・システムから少なくとも１対
のワードを読出すアドレスを与えるため、回路お
よびおくれを最少ならしめる方法および装置を提
供することにある。 発明の要約 上述および別異の目的は、分離したデータ・レ
ジスタ回路を通して多重ワード．バスに対して操
作的に結合されている、少なくとも１対の独立し
てアドレス可能なメモリ・モジユール・ユニツト
が含まれる、この発明のメモリ・サブシステムの
好適実施例において達成される。各々のメモリ・
モジユール・ユニツトには、多くの行のランダ
ム・アクセス・メモリ（RAM）チツプが含まれ
ている。 この発明によると、メモリ・サブシステムによ
つて受入れられた各々のメモリ要求に関連してい
るアドレスは、コード化されて、最上位または高
位アドレス・ビツトが、アクセスされるべき第１
のワードの位置が、RAMチツプのいずれの行に
含まれているかを特定するようにされる。次に下
位のまたは低位のアドレス・ビツトは、アクセス
されるべき第１のワードの位置のRAMチツプ・
アドレスを特定する。 メモリ・サブシステムには、更に、共通アドレ
ス操作回路および共通タイミング回路が含まれて
いる。アドレス回路には、多重ビツト加算器回
路、および、バスから受入れられたメモリ要求ア
ドレスのチツプ・アドレスの行および列アドレス
部分を蓄積するための１対の３状態で操作される
アドレス・レジスタが含まれている。双方のレジ
スタの出力端子は、アドレス多重化のために相異
なるメモリ・モジユール・ユニツトに加えられる
アドレス・ラインの組に対して共通に結合されて
いる。これに加えて、偶数メモリ・アドレスに指
定された列アドレス部分ユニツトを蓄積するレジ
スタに加えられる低位アドレス・ラインは、加算
器回路に対して並列に加えられている。加算器回
路の出力はマルチプレクサ回路に加えられ、これ
は、また、行アドレス部分を蓄積するレジスタに
も加えられる低位行のアドレス・ビツトを受入れ
るように結合されている。マルチプレクサ回路の
出力は、偶数アドレスを指定されるメモリ・モジ
ユール・ユニツトのための低位アドレス・ビツト
のソースと１つ結合されている。 メモリ要求に応答して、タイミング回路はタイ
ミング信号のシーケンスを発生させて、アドレ
ス・レジスタおよびマルチプレクサ回路の条件づ
けをし、行および列アドレスをメモリ・モジユー
ル・ユニツトのアドレス・ラインの組に対して連
続的に加えて、複数個の連続的なワード位置をア
クセスするようにさせる。即ち、低位行のアドレ
ス・ビツトは、マルチプレクサ回路を介して偶数
メモリ・モジユールに伝送される。このような伝
送に並行して、修正された、または修正されない
低位列のアドレス・ビツトは加算器回路を通さ
れ、そのあとで、マルチプレクサ回路を介して偶
数メモリ・モジユールに伝送され、同時に、列ア
ドレス部分のアドレス・ビツトはメモリ・モジユ
ール・ユニツトのアドレス・ラインの組に加えら
れる。 メモリ読出し要求の場合においては、複数個の
ワードは、出力マルチプレクサ回路を通して多重
ワード・バスを含むワード・ラインの組に結合さ
れているデータ・レジスタ回路に対して、同時的
に読出される。最下位アドレス・ビツトの状態に
したがつて、シングル・バス・サイクル操作の
間、マルチプレクサ回路は、複数個のワードをワ
ード・ラインの組に対して選択的に加える。即
ち、最下位アドレス・ビツトの値の関数として、
偶数または奇数ワードがワード・ラインの各々の
組に対して加えられる。同様な態様で、データ・
レジスタ回路および多重ワード・バスに結合され
ているマルチプレクサ回路は可能化されて、書込
み操作の間に、バスから受入れられたワードをデ
ータ・レジスタ回路を介して正しいメモリ・モジ
ユール・ユニツトに書込むようにされる。 行アドレス部分の伝送の間、最下位アドレス・
ビツトが２次境界的なアドレス状態を指示する所
定の値を有する毎に、加算器回路は低位列のアド
レス・ビツトを１だけ増加して、メモリ・モジユ
ール・ユニツト内の所望の連続した対のワード位
置をアクセスすることを可能化させる。しかしな
がら、メモリ要求が実際の境界アドレス状態を指
示するアドレスを特定したときはいつでも、境界
回路がアドレス状態を検出すると、タイミング回
路に、複数個のものの第１ワード位置をアクセス
するためのタイミング信号だけを発生させるよう
にする。 上述の配列では、シングル・バス・サイクル操
作の間に、最少のおくれをもつて、複数個のメモ
リ・モジユール・ユニツトにおける複数個の連続
的なワード位置を同時的にアクセスするための所
望のアドレスを用意することができる。これは、
システムの遂行能力に逆効果を与えることなく達
成される。即ち、正常には第１にメモリ・モジユ
ール・ユニツトに伝送される行アドレス部分を増
加することに代えて、この発明のアドレス操作装
置では、メモリ・モジユール・ユニツトに対する
行アドレス部分の伝送の間に、列アドレス部分の
増加または修正の操作がなされる。したがつて、
増加操作の結果は既に完了されていることから、
列アドレス部分はいかなるおくれもなしに伝送さ
れうるものである。 好適実施例においては、３ビツト加算器回路は
１ワードおきのチツプ・アドレスを１だけ増加さ
せる（即ち、最下位ビツトが値“１”を有してい
るとき）。かくして、境界状態は、ワード１５ま
たはモジユロ１６をベースにして生起する。加算
器のサイズを増大させることにより、境界状態は
更に伸長されうるものである。 その構成および操作方法の双方については、更
に別異の目的および利点とともに、この発明を特
色であるものと信じられる新規な特徴は、添付図
面に即して考察されたとき、以下の説明からより
よく理解されるところである。しかしながら、図
面の各々は例示および説明の目的でのみ与えられ
たものであつて、この発明の限界を規定しようと
する意図のものではないことは明白に理解される
べきである。 第１図のシステムの一般的な説明 第１図には、この発明の装置を含むデータ処理
システムが例示されている。この図面を参照する
と、該システムにはｎ個のメモリ・サブシステム
２０−１〜２０−ｎおよび中央処理ユニツト
（CPU）４０に結合された多重ライン・バス１０
が含まれている。メモリ・コントローラだけが示
されているけれども、第１図のシステムには、正
常では、1976年12月28日発効された米国特許第
4000485号に開示されたような別異のユニツトが
含まれていることが認められる。メモリ・サブシ
ステムの各々には、Ａ〜Ｄと記号の付された４個
のメモリ・モジユールをアドレスするメモリ・コ
ントローラ（即ち、２００−１〜２００−ｎ）が
含まれている。 CPU４０はマイクロプログラム式の処理ユニ
ツトであつて、これはこの発明のためには、設計
上は通常と考えられるものである。1978年１月５
日に第867266号として出願され、本願と同一の譲
受人に対して譲渡された、“多重の未処理情報に
対処するシステム”なる特許出願に加えて、上記
の共願の特許出願にあつては、更に詳細な事項に
ついて考察されている。また、ここに参照され
た、“メイン・データ処理システム・ユニツトと
中央サブシステムとの間の情報転送をコントロー
ルするためのインタフエース”なる、George J.
Barlowによる関連された特許出願にあつても考
察されている。 各コントローラおよびメモリ・サブシステムと
同様に、CPU４０は、米国特許第4000485号に開
示されたような所定の態様で、バス１０上で通信
される。簡単にいえば、通信を希望するユニツト
はバス・サイクルを要求し、バス・サイクルが許
容されたときには、ユニツトは“マスタ”にな
り、そして、システム内のいかなる別異のユニツ
トでも“スレーブ”としてアドレスすることがで
きる。応答を要求する（例えば、メモリ読出し操
作）それらのバス交換の場合、結果的に“マス
タ”されているユニツトは自己を識別し、また
“スレーブ”ユニツトに対して、応答が要求され
ていることを指示する。スレーブが応答できるよ
うにされているとき（例えば、要求された情報を
獲得する）、それは“マスタ”としての役割を果
すようにして、要求しているユニツトに対する情
報の転送を始める。かくして、多くのバス・サイ
クルは遂行されている操作のタイプに依存して変
動される。第２図に関連して検討されるコントロ
ール・ラインに印加される信号の状態を変更する
ことにより、あるユニツトは別異のユニツトを指
定することができ、サイクルまたは操作のタイプ
が開始され、または遂行される。 分散されたタイ・ブレーク回路網はバス・サイ
クルを許容し、また、バス１０の使用に対する同
時的な要求を解決する。バス１０の物理的な位置
を基本にして優先権が許容され、最高の優先権は
バス上の第１のユニツトに対して支えられるよう
にされる。代表的なシステムにおいては、メモ
リ・サブシステムが最高の優先権が許容され、
CPUの優先権は最低にされて、別異のユニツト
はそれらの遂行の要求に基づいて位置づけられ
る。 メモリ・サブシステム・インタフエース 第３図のコントローラを説明するのに先立つ
て、各コントローラとバス１０との間のインタフ
エースを構成する多くのラインがあることが認め
られる。図示されるように、インタフエース・ラ
インには、多くのアドレス・ラインBSAD００，
BSAP００、２セツトのデータ・ラインBSDT０
０−１５，BSDP００，BSDP０８およびBSDT
１６−３１，BSDP１６，BSDP２４、多くのコ
ントロール・ラインBSMREF−BSMCLR、多く
のタイミング・ラインBSREQT−BSNAKR、
および、多くのタイ・ブレーク回路網ライン
BSAUOK−BSIUOK，BSMYOKが含まれてい
る。 上記インタフエース・ラインの説明は、次のセ
クシヨンにおいて、より詳細になされる。 メモリ・サブシステム・インタフエース・ライン
アドレス・ライン BSAD００−BSAD２３ バス・アドレス・ラインは、24ビツトのアドレ
スをコントローラ２００に対して、または16ビツ
トの識別信号をコントローラ２００からバスに対
して（スレーブ・ユニツトによる受入れのため）
伝送するために、バス・メモリ参照ライン
BSMREFと関連して用いられる24ビツト巾の経
路に構成されている。メモリ・アドレス操作のた
めに用いられたとき、ラインBSAD００−BSAD
０３に印加された信号は特定の512Kワードのモ
ジユールを選択し、ラインBSAD０４−BSAD２
２に印加された信号は該モジユール内の512Kワ
ードの１個を選択し、これに対して、ライン
BSAD２３に印加された信号は選択されたワード
内のバイトの１個を選択する（即ち、BSAD23＝
１＝右バイト；BSAD23＝０＝左バイト）。 識別のために用いられたとき、ラインBSAD０
０−BSAD０７は使用されない。ラインBSAD０
８−BSAD２３は、先のメモリ読出し要求の間に
コントローラ２００に対して伝送されるときに、
受入れユニツトの識別を搬送する。 BSAP００ バス・アドレス・パリテイ・ラインは、ライン
BSAD００−BSAD０７に印加されたアドレス信
号のための奇数パリテイ信号を供給する双方向性
のラインである。 データ・ライン BSDT００−BSDT１５，BSDT１６−BSDT３
１ バス・データ・ラインのセツトは、遂行されて
いる操作のサイクルの関数として、データまたは
識別情報を伝送するための32ビツトまたは２ワー
ド巾の双方向性の径路を構成する。 操作の書込みサイクルの間、バス・データ・ラ
インは、ラインBSAD００−BSAD２３に印加さ
れたアドレスによつて特定された位置においてメ
モリに書込まれるべき情報を伝送する。操作の読
出しサイクルの第１の半分の間に、データ・ライ
ンBSDT００−BSDT１５はコントローラ２００
に対して識別情報（チヤネル・ナンバ）を伝送す
る。読出しサイクルの第２の半分の間に、デー
タ・ラインは、メモリから読出された情報を伝送
する。 BSDP００，BSDP０８，BSDP１６，BSDP２
４ バス・データ・パリテイ・ラインは、以下のよ
うにコード化された奇数パリテイ信号を供給する
２セツトの双方向性のラインである。 BSDP00＝ラインBSDT00−BSDT07（左バイ
ト）に印加された信号のための奇数パリテイ。 BSDP08＝ラインBSDT08−BSDT15（右バイ
ト）に印加された信号のための奇数パリテイ。 BSDP16＝ラインBSDT16−BSDT23に印加さ
れた信号のための奇数パリテイ。 BSDP24＝ラインBSDT24−BSDT31に印加さ
れた信号のための奇数パリテイ。 コントロール・ライン BSMREF バス・メモリ参照ラインは、バスからメモリ・
コントローラ２００まで延びている。真の状態に
セツトされたとき、このラインは、コントローラ
２００に対して、ラインBSAD００−BSAD２３
には完全なメモリ・コントローラ・アドレスが含
まれていること、および、特定位置に対する書込
みまたは読出し操作を遂行していることを信号す
る。偽の状態にリセツトされたとき、該ライン
は、コントローラ２００に対して、ラインBSAD
００−BSAD２３にはコントローラ２００に対し
てではなく、別異のユニツトに向けられた情報が
含まれていることを信号する。 BSWRIT バス書込みラインは、バスからメモリ・コント
ローラ２００に延びている。このラインは、真の
状態にセツトされたとき、真にされているライン
BSMREFと関連して、コントローラ２００に対
し、操作の書込みサイクルを遂行することを信号
する。偽の状態にリセツトされたとき、このライ
ンは、真にされているラインBSMREFと関連し
て、コントローラ２００に対し、操作の読出しサ
イクルを遂行することを信号する。 BSBYTE バス・バイト・ラインは、バスからコントロー
ラ２００まで延びている。このラインは、真の状
態にセツトされたとき、コントローラ２００に対
して、ワード操作よりもバイト操作を遂行すべき
であることを信号する。 BSLOCK バス・ロツク・ラインは、バスからコントロー
ラ２００まで延びている。真の状態にセツトされ
たとき、このラインは、コントローラ２００に、
コントローラ２００に含まれているメモリ・ロツ
ク・フリツプ・フロツプの状態のテストまたは変
更を実行することの要求を信号する。 BSSHBC バス・セカンド・ハーフ・バス・サイクル・ラ
インは、コントローラ２００によつてバスに印加
された現在の情報は先の読出し要求によつて要求
された情報であることを、ユニツトに信号するた
めに使用される。この場合、コントローラ２００
および該情報を受入れているユニツトの双方は、
初期サイクルの始めからコントローラ２００が伝
送を完了するまで、全てのユニツトに対してビジ
イである。 このラインは、そのメモリ・ロツク・フリツ
プ・フロツプをセツトまたはリセツトするため
に、BSLOCKラインと関連して使用される。ユ
ニツトが読出しまたは書込みを要求していて、ラ
インBSLOCKが真であるときは、ライン
BSSHBCは、真であるとき、コントローラ２０
０に対してそのロツク・フリツプ・フロツプをリ
セツトすることを信号する。偽の状態にあると
き、それはコントローラ２００に対してそのロツ
ク・フリツプ・フロツプをテストし、セツトする
ことを信号する。 BSMCLR バス・マスタ・クリア・ラインは、バスからコ
ントローラ２００まで延びている。このラインが
真の状態にセツトされているとき、それはコント
ローラ２００に対して、コントローラ２００内の
所定のバス回路をゼロにクリアするようにする。 BSDSWD ダブル・ワード・ラインは、コントローラ２０
０からバス１０まで延びている単双方向性のライ
ンである。このラインは、BSDBPLラインとと
もに、読出し要求の間に、いかに多くのデータ・
ワードが、またどのようなフオーマツトでメモ
リ・コントローラ２００によつて供給されている
かを指示するために使用される。メモリ・コント
ローラ２００からの読出し応答サイクルの間に、
ラインBSDBWDの状態は、１個または２個のデ
ータ・ワードがバス１０に印加されているかどう
かを指示する。ラインBSDBWDが２進１の状態
にされたとき、これは２個のワードが伝送されて
いることを指示する。１個だけのワードが伝送さ
れているとき、ラインBSDBWDは２進０にされ
る。 BSDBPL ダブル・プル・ラインは、コントローラ２００
とバス１０との間で延びている双方向性のライン
である。このラインは、ラインBSDBWBととも
に、応答が初めのものか（終りのものではない）、
または、要求されたデータの最後のユニツトであ
るかどうかを指示する。 バス・ハンドシエイク／タイミング・ライン BSREQT バス要求ラインは、バスとコントローラ２００
との間で延びている双方向性のラインである。真
の状態にセツトされているとき、それはコントロ
ーラ２００に対して別異のユニツトがバス・サイ
クルを要求していることを信号する。偽の状態に
リセツトされているとき、それはコントローラ２
００に対してバス要求の未定なバスはないことを
信号する。このラインは、読出しのセカンド・ハ
ーフ・バス・サイクルを要求するためのコントロ
ーラ２００によつて真の状態にされる。 BSDCNN データ・サイクル・ラインは、バスとコントロ
ーラ２００との間で延びている双方向性のライン
である。真の状態にされたとき、ラインは、コン
トローラ２００に対して、あるユニツトが要求さ
れていたバス・サイクルが許可されて、別異のユ
ニツトのためにバス上で情報が配されたことを信
号する。 コントローラ２００は、該ラインを真の状態に
して、要求されたデータがあるユニツトに対して
返送されていることを信号する。これに先立つ
て、コントローラ２００はバス・サイクルを要求
して、許可されていることになる。 BSACKR バス・アクノレツジ・ラインは、バスとコント
ローラ２００との間で延びている双方向性のライ
ンである。コントローラ２００によつて２進１に
セツトされたとき、ラインは、読出し第１ハーフ
のバス・サイクルまたは書込みサイクルの間にバ
スによる伝送を受入れていることを信号する。読
出し第２ハーフのバス・サイクルの間に、このラ
インは、要求を出したユニツトによつて２進１に
セツトされたとき、コントローラ２００に対して
伝送についてその受入れを信号する。 BSWAIT バス待機ラインは、バスとコントローラ２００
との間で延びている双方向性のラインである。コ
ントローラ２００によつて真または２進１にセツ
トされたとき、それは、要求しているユニツトに
対して、コントローラはこの時の伝送を受入れる
ことができないことを信号する。そのあと、ユニ
ツトは、コントローラ２００が伝送を承認するま
で連続的な再試行を始める。コントローラ２００
は、次の状態の下でBSWAITラインを真にセツ
トする。 １ 操作の内部的な読出しまたは書込みサイクル
を遂行中である。 ２ 読出し第２ハーフ・バス・サイクルを要求し
ている。 ３ リフレツシユ操作を先行している。 ４ リフレツシユ操作を遂行している。 ５ 開始モードにされたときにビジイである。 BSWAITラインがあるユニツトによつて真ま
たは２進１にセツトされているとき、これは、コ
ントローラ２００に対して、データは要求してい
るユニツトによつて受入れられておらず、その現
在のバス・サイクル操作を終了させることを信号
する。 BSNAKR バス・ネガテイブ・アクノレツジ・ラインは、
バスとコントローラ２００との間で延びている双
方向性のラインである。このラインがコントロー
ラ２００によつて真または２進１にセツトされて
いるとき、それは特定の伝送を拒否していること
を信号する。コントローラ２００は、以下のよう
にラインBSNAKRを真にセツトする。 １ メモリ・ロツク・フリツプ・フロツプが２進
１にセツトされる。そして、 ２ 要求がテストされ、ロツク・フリツプ・フロ
ツプをセツトする（BSLOCKは真、そして、
BSSHBCは偽）。 全ての別異の場合において、メモリ・ロツク・
フリツプ・フロツプがセツトされているとき、コ
ントローラ２００はBSACKRラインまたは
BSWAITラインを介して応答を発し、または、
応答を発しない。 BSNAKRラインが、あるユニツトによつて真
にされているとき、これは、コントローラ２００
に対して、データが該ユニツトによつて受入れら
れておらず、そのサイクル操作を終了させること
を信号する。 タイ・ブレーク・コントロール・ライン BSAUOK−BSIUOK タイ・ブレーク回路網ラインは、バスからコン
トローラ２００まで延びている。これらのライン
は、コントローラ２００に対して、より高次の優
先権をもつユニツトがバスの要求をしたかどうか
の信号をする。これらのライン上の全ての信号が
２進１であつたとき、これは、コントローラ２０
０に対して、BSDCNNラインを２進１にするこ
とができる時点で、バス・サイクルが許可された
ということを信号する。該ライン上の信号のいず
れか１個が２進０であつたとき、これは、コント
ローラ２００に対して、バス・サイクルは許可さ
れておらず、また、ラインBSDCNNを２進１に
することが禁止されていることを信号する。 BSMYOK タイ・ブレーク回路網ラインは、コントローラ
２００からバスに対して延びている。コントロー
ラ２００は、このラインを偽または２進０の状態
にして、より低次な優先権の別異のユニツトに対
してバス要求を信号する。 第１図のメモリ・サブシステムの一般的な説明 第３図には、この発明の原理を用いて構成され
たコントローラ２００−１を含んでいるメモリ・
サブシステム２０−１の好適実施例が示されてい
る。第１図を参照すると、コントローラ２００−
１はメモリ・セクシヨン２１０の２個の256Kワ
ード・メモリ・モジユール・ユニツト２１０−２
および２１０−４をコントロールする。ブロツク
２１０−２および２１０−４のモジユール・ユニ
ツトには、ブロツク２１０−２０および２１０−
４０に対応する高速MOSランダム・アクセス・
メモリ集積回路、および、ブロツク２１０−２２
〜２１０−２６および２１０−４２〜２１０−４
６に対応するアドレス・バツフア回路が含まれて
いる。各々の256Kメモリ・ユニツトは、第４ｃ
図により詳細に例示されているような１ビツト×
64KワードのダイナミツクMOS RAMチツプか
ら構成されている。特に、第４ｃ図を参照する
と、各々の22ビツト×256Kメモリ・モジユール
には１ビツト×88、65、534（64K）ワードのチツ
プが含まれていることが認められる。各チツプ内
には、256行×256列の蓄積セルのマトリクスから
成る多くの蓄積アレイが設けられている。 コントローラ２００−１には、メモリ・タイミ
ング信号を発生させ、リフレツシユ操作、コント
ロール操作、データ操作、アドレス分散およびデ
コード操作、および、バス・インタフエース操作
を遂行するために必要とされる回路が含まれてい
る。このような回路は第３図の別異のセクシヨン
の一部として含まれている。 該セクシヨンに含まれているものは、タイミン
グ・セクシヨン２０４、リフレツシユ・コントロ
ール・セクシヨン２０５、データ・コントロー
ル・セクシヨン２０６、アドレス・セクシヨン２
０７、読出し／書込みコントロール・セクシヨン
２０８、データ・イン・セクシヨン２０９、バ
ス・コントロール回路セクシヨン２１１、メモリ
初期化回路セクシヨン２１２、および、バス・ド
ライバ／レシーバ回路セクシヨン２１３である。 バス・コントロール・セクシヨン２１１には、
シングルおよびダブル・ワード操作のためのバ
ス・サイクル要求を発生させ、また受入れるため
の信号を発生させる論理回路が含まれている。第
３図から認められるように、これらの回路は別異
のセクシヨンの回路と同様に設計的には通常のも
のであるセクシヨン２１３のドライバ／レシーバ
回路を介してバスに結合されている。セクシヨン
２１１にはタイ・ブレーク回路網回路が含まれて
おり、これはユニツトのバス上での物理的な位置
に基づいて要求についての優先権を決定する。バ
ス１０の最左側またはボトム位置に配されている
第１図のメモリ・コントローラ２００−１は最高
位の優先権が割当てられ、これに対して、バスの
最高位またはトツプ位置に配されている中央処理
ユニツト（CPU）４０は最低の優先権にされて
いる。バス操作に関する更に別異の情報のために
は、1976年12月28日発効の米国特許第4000485号
が参照される。 第４ａ図に詳細に示されているタイミング・セ
クシヨン２０４には、メモリの読出しおよび書込
みサイクル操作から必要とされるタイミング信号
のシーケンスを発生する回路が含まれている。第
３図から認められるように、このセクシヨンは、
セクシヨン２０５，２０６，２０７，２０８，２
１１，２１３および２１５との間で信号の送受信
をする。 第４ｂ図により詳細に示されているアドレス・
セクシヨン２０７には、リフレツシユ操作、初期
化および読出し／書込み選択のために必要とされ
るアドレス信号をデコードし、発生し、分散する
回路が含まれている。該セクシヨン２０７は、
BSMREFラインからのメモリ参照コントロール
信号に加えてラインBSAD００−BSAD２３から
のアドレス信号を受入れる。これに加えて、セク
シヨン２０７は、セクシヨン２０４，２０５，２
１２および２１５からのコントロールおよびタイ
ミング信号を受入れる。 メモリ初期化セクシヨン２１２には、コントロ
ーラ回路を初期または所定の状態にクリアするた
めの、設計的には通常の回路が含まれている。 読出し／書込みコントロール・セクシヨン２０
８には、設計的には通常のレジスタおよびコント
ロール論理回路が含まれている。レジスタ回路
は、BSWRIT，BSBYTE，BSDBPL，
BSDBWDおよびBSAD２３ラインの状態に対応
する信号を受入れ、そして蓄積する。コントロー
ル回路は、レジスタ回路からの信号をデコードし
て、信号を発生し、これらはセクシヨン２０４，
２０７および２１０に印加されて、コントローラ
が書込み操作によつて追従される読出し、書込み
または読出しをするかどうかを規定するようにさ
れる（即ち、バイト・コマンドのため）。 リフレツシユ・セクシヨン２０５には、メモリ
の内容を周期的にリフレツシユするための回路が
含まれている。セクシヨン２０５は、セクシヨン
２０４からタイミングおよびコントロール信号を
受入れて、セクシヨン２０４，２０７，２０８お
よび２１２に対してリフレツシユ・コマンド・コ
ントロール信号を供給する。更に詳細には、リフ
レツシユ・コマンド（REFCOM）信号を発生さ
せるための回路が開示されている米国特許第
4185323号が参照される。 ブロツク２０９−４のデータ・イン・セクシヨ
ン２０９の回路には、１対のマルチプレクサ回路
およびセクシヨン２０６からの信号を受入れるよ
うに結合されているアドレス・レジスタが含まれ
ている。設計的には通常のマルチプレクサ回路
は、２セツトのバス・ラインBSDT００−１５お
よびBSDT１６−３１からのデータ・ワードを受
入れて、書込みサイクル操作の間に、出力ライン
のセツトMDIE０００−０１５およびMDIO００
０−０１５を介して、正確なメモリ・モジユール
に適切なワードを印加する。即ち、マルチプレク
サ回路は、２１２からの初期化信号が２進０であ
るとき（即ち、初期化モードにない）、ANDゲー
ト２０９−１０によつて発生された信号
MOWTES000によつて選択的に可能化される。
ANDゲート２０９−１０は、バス・アドレス・
ビツト２２（即ち、信号BSAD２２）およびコン
トローラが書込み操作をしているかどうか（即
ち、信号BSWRIT）の関数として信号
MOWTES000を発生させる。書込み操作の間、
信号MOWTES000で、正しいメモリ・ユニツト
に印加されるべき正しいデータ・ワード（即ち、
バス・ラインBSDT００−１５またはBSDT１６
−３１に印加されるデータ）が選択される。これ
は書込み操作を可能化して、いかなるワード境界
でも開始するようにされる。 読出し操作の間、マルチプレクサ回路は、バ
ス・ラインBSDT００−１５から受入れられたモ
ジユール識別情報をアドレス・バス・ライン
BSAD０８−２３に戻して印加するように条件づ
けられている。これは、ラインBSDT００−１５
に印加された信号をセクシヨン２０６の偶数デー
タ・レジスタ２０６−８に負荷することによつて
行われる。これは、次いで、ブロツク２０９−４
のアドレス・レジスタ・ラツチを、バス・ライン
BSDT００−１５を介して伝送されたモジユール
識別情報と一緒になるようにする。このことはこ
の発明の理解とは関係がないことであるから、こ
れ以上の説明はされない。 データ・コントロール・セクシヨン２０６に
は、２セツトの３状態に操作されるデータ・レジ
スタ２０６−８および２０６−１０、セクシヨン
２１０の偶数および奇数メモリ・ユニツト２１０
−２０および２１０−４０に対してデータの書込
みおよび／または読出しを可能化させるコントロ
ール回路と関連されたマルチプレクサ回路２０６
−１６および２０６−１８が含まれている。例え
ば、ダブル巾の読出しサイクル操作の間、オペラ
ンドまたは命令信号はユニツト２１０−２０およ
び２１０−４０から流出されて、偶数および奇数
出力レジスタ２０６−８および２０６−１０に入
れられる。書込みサイクル操作の間、信号
MDIE000−15およびMDIO000−15はセクシヨン
２０９−４を介してバスから１対のレジスタ２０
６−８および２０６−１０の最上位部分に負荷さ
れて、セクシヨン２１０の奇数または偶数ユニツ
トに書込まれる。 コントローラ２００−１にはエラー検出・訂正
（EDAC）装置が含まれており、ここに、各々の
ワードには16個のデータ・ビツトと６個のチエツ
ク・ビツトが含まれており、データ・ワードにお
けるシングル・ビツト・エラーは検出および訂正
をし、データ・ワードにおけるダブル・ビツト・
エラーは検出して、訂正なしの信号をするために
用いられる。EDAC装置には、２セツトのEDAC
エンコーダ／デコーダ回路２０６−１２および２
０６−１４が含まれている。これらの回路は、
1978年２月７日に発効された米国特許第4072853
号に開示された回路の形式をとつている。これに
加えて、セクシヨン２０６は、データ・ライン
BSDT００−１５から受入れられて、アドレス・
ラインBSAD００−２３を介してレジスタ２０９
−４に蓄積された識別情報を返すことを可能化さ
せる。 完全のために、キユー・コントロール・セクシ
ヨン２１５もまたコントローラ２００−１の一部
として含まれている。このセクシヨンには、複数
個のメモリ要求を同時に処理するためのアドレス
およびコントロール情報を蓄積するための回路が
含まれている。第３図から認められるように、セ
クシヨン２１５は、セクシヨン２０４，２０５，
２０７，２１１および２１２からのコントロール
信号を受入れる。該セクシヨンは、図示されるよ
うに、セクシヨン２０４，２０６，２０７および
２０８に対してコントロール信号を供給する。こ
のセクシヨンの操作はこの発明の理解には関係が
ないことから、ここではより詳細な説明はされな
い。 上記セクシヨンの関係のある部分は、第４ａ〜
４ｃ図を参照してより詳細に説明される。 コントローラ・セクシヨンの詳細な説明 それらのセクシヨンのみが、ここで説明される
この発明の理解に必要なものであると考えられ
る。残余のセクシヨンに関する更に別異の情報の
ためには、関連特許出願または米国特許第
4185323号が参照される。 セクシヨン２０４およびセクシヨン２０６ 第４ａ図には、セクシヨン２０４のタイミング
回路が、より詳細に例示されている。該回路は、
設計的には通常の、図示されない、デイレイ・ラ
イン・タイミング発生器回路から、入力タイミン
グ・パルス信号DLYINN010、TTAP01010およ
びTTAP02010を受入れる。このような回路は、
米国特許第4185323号に示されたタイミング発生
器回路の形式をとつている。該タイミング発生器
回路は、２進１に切換えられた信号
MYACKR010に応答して、１対の直列に結合さ
れた200ナノ秒のデイレイ・ラインを介して一連
のタイミング・パルスを発生させる。これらのパ
ルスはブロツク２０４の回路と関連して、メモ
リ・サイクル操作の間に、残余のセクシヨンのた
めのタイミングを設定する。 これに加えて、ブロツク２０４の回路は、セク
シヨン２０７からの境界信号MYBNDY010およ
びアドレス信号LSAD22200およびLSAD22210を
受入れる。また、セクシヨン２１２はセクシヨン
２０４に対して初期信号INITMM100を印加す
る。信号MYBNDY010は、２進１にされたとき
に信号RASINH010を２進０にするNORゲート
２０４−５に印加される。直列に結合された
ANDゲート２０４−７は、初期化信号、図示さ
れないセクシヨン２０５内の回路によつて発生さ
れたリフレツシユ・コマンド信号REFCOM100
を論理的に組合せて、信号RASINH000を生成さ
せる。NANDゲート２０４−８は、信号
RASINH000およびアドレス信号LSAD22210を
組合せて、偶数行ストローブ禁止信号
ERASIH000を生成させる。該信号は、ANDゲ
ート２０４−１を介して信号DLYINN010から引
出されたタイミング信号MRASTT010と組合わ
せるため、ANDゲート２０４−１０に印加され
る。結果としての出力信号MRASTE010は、偶
数スタツク・ユニツト２１０−２０のRASタイ
ミング入力に印加される。 NANDゲート２０４−１４は、信号
BASINH010およりLSAD22200を組合せて、奇
数行禁止信号ORASIH000を生成させる。この信
号はANDゲート２０４−１７においてタイミン
グ信号MRASTT010と組合わされて、行タイミ
ング信号MRASTO010を発生させる。この信号
は、奇数スタツク・ユニツト２１４−４０の
RASタイミング入力に印加される。 第４ａ図から認められるように、ANDゲート
２０４−１１は、リフレツシユ・コマンドがない
とき（即ち、信号REFCOM000＝１）、偶数デー
タ・レジスタ２０６−８の中間部のＧ入力端子に
対して、タイミング信号MDOECT000を印加す
る。同様にして、ANDゲート２０４−１５は、
奇数データ・レジスタ２０６−１０の中間部のＧ
入力端子に対して、タイミング信号
MDOOCT000を印加する。ANDゲート２０４−
３は、信号MRASTT010、REFCOM100および
TTAP01010を組合わせて、タイミング信号
MCASTT010を発生させる。信号MCASTS010
は、ANDゲート２０４−１８を介して、偶数お
よび奇数スタツク・ユニツト２１０−２０および
２１０−４０のCASタイミングで入力に印加さ
れる。 同様なやり方で、ANDゲート２０４−１９は
タイミング・アドレス信号MCASAD010を発生
させる。信号MCASAD010は、ANDゲート２０
４−２０を介して、セクシヨン２０７のアドレス
回路に印加される。 偶数および奇数データ・レジスタ２０６−８お
よび２０６−１０は３状態に操作される。特に、
レジスタはTexas Instruments社によつて製造さ
れた、SN74S373と命名されているようなＤ−タ
イプの平明なラツチ回路から構成されている。レ
ジスタ回路は、Ｇ入力端子に印加された信号が２
進１であるとき、Ｑ出力端子における信号はＤ入
力端子に印加された信号にしたがうという平明な
意味をもつものである。即ち、Ｇ入力端子に印加
された信号が低になるとき、Ｑ出力端子における
信号はラツチされる。 レジスタ２０６−８および２０６−１０の出力
端子は、データ・ワード信号の対の多重化を可能
化するために、ワイアドOR配列で共通に結合さ
れている。このような多重化は、第３図に示され
たレジスタ２０６−８および２０６−１０の別異
のセクシヨンの出力コントロール（OC）入力端
子に印加された信号MQ2ELB000、
MQ1ELB000、MDOTSC000および
MDRELB000の状態をコントロールすることに
よつて達成される。この操作は、Ｇ入力端子に印
加された信号に応答して生起するレジスタ・フリ
ツプ・フロツプのラツチ動作とは独立している。 ゲート２０４−２２〜２０４−２６の直列に結
合されたグループは、信号MDOTSC100および
MDOTSC010の状態をコントロールする。AND
ゲート２０４−２２は、読出しまたは書込みサイ
クルの始めにおいて、タイミング信号
DLYINN010およびDLYO20100を受入れて、バ
スからの識別情報の蓄積を可能化させる。これは
この発明の理解に関係がないことから、信号
PVLS20210は２進０状態にあるように考えられ
うるものである。読出し操作の間、読出しコマン
ド信号READCM000は２進０にされ、これで
ANDゲート２０４−２６が信号MDOTSC100を
２進０にするようにされる。 信号MDOTSC100は、２進０であるとき、レ
ジスタ２０６−８および２０６−１０の中間部を
可能化させて、それらの内容をそれらの出力端子
に印加するようにされる。書込みサイクルの間、
読出しコマンド信号READCM000が２進１にさ
れたとき、ANDゲート２０４−２６は信号
MDOTSC100を２進１にする。これは前述され
たことと反対の結果を生じる。即ち、信号
MDOTSC100は、レジスタ２０６−８および２
０６−１０の中間部について、それらの出力をそ
れらの出力端子に印加することを禁止する。 レジスタ２０６−８および２０６−１０の最上
位部は、信号MDRELB000が２進０であるとき、
それらの内容をそれらの出力端子に印加するよう
に可能化される。信号MDRELB000は、この発
明の目的のために、２進１の状態にあるように考
えられうるものである。かくして、レジスタの最
下位部は、それらの入力がそれらの出力端子に印
加することが禁止される。 レジスタ２０６−８および２０６−１０の最上
位２部は、セクシヨン２１５によつて発生された
信号MQ1ELB000およびMQ2ELB000の状態によ
つてコントロールされる。信号MDOTSC000は、
２進０であるとき、セクシヨン２１５からの信号
Q1TRST010およびQ2TRST000の状態の関数と
して、レジスタ２０６−８または２０６−１０の
いずれかの２個の最上位部の１個を可能化させ
る。信号Q1TRST010が２進１であるとき、信号
Q2TRST000は２進０であり、また、セクシヨン
２１５は信号MQ1ELB000を２進０にする。これ
はレジスタ２０６−８および２０６−１０のQ1
部を可能化させて、それらの内容をそれらの出力
端子に印加する。これと反対に、信号
Q1TRST010が２進０であるとき、信号
Q2TRST000は２進１であり、また、セクシヨン
２１５は信号MQ1ELB000を２進０にする。これ
はレジスタ２０６−８および２０６−１０のQ2
部を可能化させて、それらの内容をそれらの出力
端子に印加する。 セクシヨン２０７ 第４ｂ図には、アドレス・セクシヨン２０７の
別異セクシヨンが例示されている。図示されるよ
うに、セクシヨン２０７には、入力アドレス・セ
クシヨン２０７−１、アドレス・デコード・セク
シヨン２０７−２およびアドレス・レジスタ・セ
クシヨン２０７−４が含まれている。 セクシヨン２０７−１および２０７−２ 入力アドレス・セクシヨン２０７−１には、最
低位バス・アドレス・ビツト２２および高次チツ
プ選択アドレス・ビツト４および５を蓄積するた
めのレジスタ２０７−１２が含まれている。３個
の信号は、アドレス・ストローブ信号
ADDSTR000が２進０にされたときに、レジス
タ２０７−１２に負荷される。これはメモリがビ
ジイになつたときに生起する（即ち、バス・サイ
クル／メモリ要求を受入れる）。 ３個のアドレス信号は、説明の便のために、ブ
ロツク２１３のレシーバ回路を介してバス１０か
ら受入れられているものとして示されている。即
ち、これらのアドレス信号は、ソースとしてキユ
ー・アドレス・レジスタをセクシヨン２０７の一
部として含ませるようにされる。このようなキユ
ー配列に関する更に別異の情報のためには、1980
年10月31日に第202821号として出願され、当譲受
人に譲渡された、“インタリーブされたキユー装
置を有するメモリ・コントローラ”なる、
Robert B.JohnsonおよびChester M.Nibbyの、
共になされた特許出願が参照される。 セクシヨン２０７−１には、また、ブロツク２
０７−１５の境界検出回路が含まれている。該回
路にはNANDゲート２０７−１６が含まれてお
り、これはANDゲート２０７−１８を介してＤ
−タイプ・フリツプ・フロツプ２０７−１９のＤ
入力端子に結合されている。NANDゲート２０
７−１６は、バス１０からメモリ要求アドレス・
ビツト２２−１９を受入れる。ゲート２０７−１
６は、アドレス・ビツト２２−１９が全て２進０
であつたとき、出力の検出された境界信号
DBSA16000を２進０にする。全ての別異の場合
においては、信号DBSA16000は２進１である。
ダブル・ワード伝送が遂行されているときには、
信号BSDBWD110は２進１である。信号
DBSA16000は、２進１のとき、ANDゲート２０
７−１８で信号BOUNDY110を２進１にするよ
うにして、フリツプ・フロツプ２０７−１９が２
進１に切換えられるようにされる。これは、いか
なる境界条件の不存在も指示する信号
MYBNDY010を２進１にする。信号DBSA16000
が２進０に切換えられたとき、これは信号
BOUNDY110を２進０にして、フリツプ・フロ
ツプ２０７−１９を２進１から２進０に切換える
ようにされる。信号MYBNDY010は、タイミン
グ・セクシヨン２０４に対する入力として印加さ
れる。 図示されるように、高次アドレス・ビツト信号
LSAD05210およびLSAD04210は、２進デコーダ
回路２０７−２０の入力端子に印加される。最下
位ビツト・アドレス信号LSAD22210およびイン
バータ回路２０７−２２によつて発生されたその
補数信号LSAD22200は、セクシヨン２０４およ
び２０５に印加される。 ２進デコーダ２０７−２０は、ゲートＧ端子を
接地することによつて操作のために可能化され
る。４個のデコード出力DECOD0000〜
DECOD3000の各々は、NANDゲート２０７−２
４〜２０７−３０の相異なる対に結合されてい
る。０デコード信号DECOD0000は、０行アドレ
ス・ストローブ信号DRAST0010を発生させる
NANDゲート２０７−２４の入力に結合されて
いることが注意される。同様にして、１デコード
信号DECOD1000は、１行アドレス・ストローブ
信号DRAST1010を発生させるNANDゲート２
０７−２６の入力に結合されている。次続のデコ
ード信号DECOD2000は、次続行アドレス・スト
ローブ信号DRAST2010を発生させるNANDゲ
ート２０７−２８に結合されている。最後に、最
終デコード信号DECOD3000は、２行アドレス・
ストローブ信号DRAST3010を発生させる
NANDゲート２０７−３０に結合されている。 また、これらのゲートは、ANDゲート２０７
−３２から信号OVRDEC000を受入れる。信号
OVRDEC000が２進０のとき、信号DRAST0010
〜DRAST3010の各々は、REFCOM100または
INITMM100のいずれかが０の状態にあるとき
に、２進１の状態にされる。 図示されるように、偶数および奇数行アドレ
ス・ストローブ信号は、偶数および奇数スタツ
ク・ユニツト２１０−２０および２１０−４０の
RAMチツプに印加される。 セクシヨン２０７−４ 第４図に示されているように、アドレス・レジ
スタ・セクシヨン２０７−４は、行アドレス・レ
ジスタ２０７−４０、列アドレス・レジスタ２０
７−４２および加算器回路２０７−５４の相異な
る段階に対する入力として、セクシヨン２０７の
キユー・アドレス・レジスタを介して印加された
バス・アドレス信号BSAD06210〜BSAD22210を
受入れる。 レジスタ２０７−４０および２０７−４２の可
能化ゲート入力端子は、セクシヨン２０４からの
メモリ・ビジイ信号MEMBUZ010を受入れるた
めに結合されている。行アドレス・レジスタ２０
７−４０のOC入力端子は、信号INITMM000、
REFCOM000およびMCASAD110に応答する
ANDゲート２０７−４４、インバータ回路２０
７−４６およびNANDゲート２０７−４７によ
つて発生されたタイミング信号MRASCT000を
受入れるように結合されている。列アドレス・レ
ジスタ２０７−４２のOC入力端子は、信号
INTREF000およびMCASAD110に応答して
NANDゲート２０７−５０によつて発生された
タイミング信号MCASCT000を受入れるように
結合されている。信号INTREF000は、信号
INITMM000およびREFCOM000を受入れる
ANDゲート２０７−４４によつて発生される。 アドレス・レジスタ２０７−４０および２０７
−４２の各々は、前述されたSN74S373として命
名されたような、Ｄ−タイプの平明なラツチ回路
で構成されている。第４ｂ図から認められるよう
に、各セツトのレジスタの相異なるアドレス出力
端子は、これらのアドレス信号の多重化を可能化
させるために、ワイアドOR配列で共通に結合さ
れている。前述されたように、このような多重化
は、レジスタ２０７−４０および２０７−４２の
出力コントロール（OC）入力端子に印加された
信号の状態をコントロールすることによつて達成
される。 特に、出力コントロール（OC）端子は、回路
２０７−４４〜２０７−５０によつてコントロー
ルされる、いわゆる３状態操作を可能化させる。
信号MRASCT000およびMCASCT000が２進１
の状態にあつたとき、これは、いかなるアドレス
信号でも、それに関連したレジスタのＱ出力端子
に印加されることが禁止するようにされる。前述
されたように、この操作はレジスタ・フリツプ・
フロツプのラツチ動作とは独立している。 これに加えて、この発明の好適実施例において
は、セクシヨン２０７−４には、アドレス・レジ
スタ２０７−４０および２０７−４２と並列に結
合されている、設計的には通常の、３ビツト２進
全加算器回路２０７−５４が含まれている。該加
算器回路２０７−５４は、低次アドレス・ビツト
１９〜２１で、１だけ増加するように結合されて
いる。より詳細には、入力端子Ａ１−Ａ４は、セ
クシヨン２０７のキユー・アドレス・レジスタか
らのバス・アドレス信号BSAD21210、
BSAD20210およびBSAD19210を受入れる。２進
０の信号は、入力端子Ａ８およびＢ１−Ｂ８に印
加される。最下位アドレス信号BSAD22210は、
図示されるように、キヤリイ信号として加算器の
端子COに印加される。前述されたように、バ
ス・アドレス信号は、そのソースとして、セクシ
ヨン２０７のキユー・アドレス・レジスタを有し
ている。 加算器の和端子Ｓ１−Ｓ４に現われる、増加さ
れた出力信号MADD00111〜MADD02111はマル
チプレクサ回路２０７−５６の１セツトの入力端
子に対して印加される。マルチプレクサ２０７−
５６の第２のセツトの入力端子は、セクシヨン２
０７のキユー・アドレス・レジスタからのアドレ
ス信号BSAD11210、BSAD12210および
BSAD13210を受入れるように結合されている。
これはレジスタのおくれを除外する。マルチプレ
クサ回路２０７−５６は、可能化（EN）端子を
接地に結合することによつて達成される。ゲート
（Ｇ０／Ｇ１）端子に印加されたセクシヨン２０
４からの信号MCASAD110は、マルチプレクサ
回路２０７−５６の出力端子に印加されたアドレ
ス信号のソースの選択をコントロールする。即
ち、信号MCASAD110が２進０であるとき、ア
ドレス信号BSAD11210、BSAD12210および
BSAD13210は、信号MADD00211〜
MADD02211のソースである。信号
MCASAD110が２進１であるとき、加算器信号
MADD00111〜MADD02111は、信号
MADD00211〜MADD02211のソースである。 第４ｃ図の奇数スタツクRAMチツプは、アド
レス・バツフア回路２１０−４６を介して、アド
レス信号MADD0010〜MADD07010を受入れる
ように結合されている。第４ｃ図の偶数スタツク
RAMチツプは、信号MCASAD110が２進０であ
るとき、アドレス・バツフア回路２１０−２６を
介して、アドレス信号MADD0010〜
MADD07010を受入れるように結合されている。
信号MCASAD110が２進１であるとき、増大さ
れた出力信号MADD00111〜MADD02111は、信
号MADD00010〜MADD02010の代りに、信号
MADD03010〜MADD07010とともに、偶数スタ
ツクRAMチツプに印加される。 メモリ・ユニツト２１０−２０および２１０−４
０−第４ｃ図 前述されたように、奇数ワードおよび偶数ワー
ド・スタツクのブロツク２１０−２０および２１
０−４０は、第４ｃ図に、より詳細に示されてい
る。これらのスタツクには、図示されるように、
４列、22個の、64K×１ビツトのRAMチツプが
含まれている。64Kチツプの各々には、２個の
32768ビツト蓄積アレイが含まれている。各アレ
イは128行×128列のマトリクスに構成され、256
個のセンス・アンプに結合されている。別異の
64Kのチツプ構成も用いられることは認められる
ところである。チツプおよび関連されたゲート回
路は、ドータ・ボード上に搭載されている。 各ドータ・ボードには、図示されないが、２個
のインバータが含まれており、これはセクシヨン
２０８からの読出し／書込みコマンド信号の１個
に対応するものを受入れるように結合されてお
り、また、４個の２入力NANDゲート（例えば、
２１０−２００〜２１０−２０６および２１０−
４００〜２１０−４０６）が含まれており、これ
らは、セクシヨン２０４からの行および列タイミ
ング信号、および、セクシヨン２０７からの行デ
コード信号を受入れるように結合されている。こ
の発明の理解に関係のあるチツプ端のみが示され
ている。図示されない残余の端子は、通常の態様
で結合されている。更に別異の情報のためには、
当譲受人に対して譲渡された、1978年７月３日、
第921292号として出願された、Chester M.
Nibby、Jr.およびWilliam Panepinto、Jr.の発
明になる、“回転チツプ選択方法および装置”な
る、ともになされた特許出願が参照される。 操作の説明 第１−６ｃ図を参照して、この発明の好適実施
例の操作が、特に第５図のタイミング図形を参照
して、以下に説明される。ユニツト２１０−２お
よび２１０−４の各々には、第１，４ｃおよび６
図に示されるように、４個の128Kのモジユール
が含まれているものとする。ユニツト２１０−２
および２１０−４の双方にそれだけの数のスタツ
ク・ユニツトが含まれる備えがあれば、ユニツト
２１０−２および２１０−４の各々に何個のスタ
ツク・ユニツトでも含まれうることは明らかであ
る。 第５図を参照して操作例の説明をする前に、先
ず第６ａおよび６ｂ図が参照される。第６ａ図に
は、メモリの読出しまたは書込み要求の各々の一
部としてメモリ・サブシステムに印加されるメモ
リ・アドレスのフオーマツトが例示されている。
高次／最上位ビツト位置は、要求を処理するメモ
リ・モジユール／コントロールを識別するために
コード化される。アドレス・ビツト４は、アクセ
スされているコントローラ・メモリの256Kのい
ずれかの半分（即ち、上半分または下半分）を選
択するために用いられる。これに加えて、アドレ
ス・ビツト４およびアドレス・ビツト５は、アク
セスのために選択されたチツプの行を特定するた
めにコード化される。これらのアドレス・ビツト
はメモリ．サブシステム２０−１の回路によつて
処理され、RAMチツプには供給されない。 アドレス・ビツト６−２１は、アドレスされて
いる１対のモジユールのRAMチツプ内の22ビツ
ト蓄積位置の対のアドレスを特定する。ここでよ
り詳細に説明されるように、これら16個のアドレ
ス・ビツトは８個のアドレス・ビツトに多重化さ
れ、ブロツク２１０−２６および２１０−４６の
アドレス・バツフア回路を介して、第４ｃ図の
RAMチツプのアドレス入力端子Ａ０−Ａ７に印
加される。最下位アドレス・ビツト２２−２３
は、図示されるように、対のワードおよびアドレ
スされたワード内のバイトを特定する。 第６ｂ図には、第６ｃ図のモジユールの各々の
基本的なワード構成が例示されている。16進形式
の連続したアドレスは、図示されるように、モジ
ユールの相異なるワード蓄積位置に対して割当て
られている。即ち、第６ｃ図より、アドレス
（0000）は、行０、列０におけるワード位置に指
定されていることが認められる。次続するアドレ
ス（0001）は、行０、列１におけるワード位置に
指定されている。以下同様である。かくして、ア
ドレス操作は、行に沿うよりもチツプ・アレイの
列に沿つて連続的に行われる。ここで説明される
ように、これは、アドレス操作と並行してアドレ
ス増加を続行することを可能化させる。 第６ｃ図には、第１図のモジユールＡ〜Ｄのワ
ード・メモリ構成が例示されている。図示される
ように、初めの256KワードはモジユールＡおよ
びＣによつて供給される。次の256Kワードはモ
ジユールＢおよびＤによつて供給される。モジユ
ールのこれらの対は、前述されたように、アドレ
ス・ビツト４の関数として選択される。第６ｂお
よび第６ｃ図は、この発明の装置が２次的な境界
条件の存在する中で連続的なワード・アドレス操
作を達成する態様を説明するために参照される。 第５図には、シングル・メモリ・サイクル操作
の間に、セクシヨン２０７および２０４の回路に
よつて発生された、相異なるタイミングおよびコ
ントロール信号の間の関係が図式的に例示されて
いる。第５図より、図示されている諸種の信号は
メモリ・サイクル操作を開始させる信号
MYACKR010に関して参照されることが認めら
れる。サブシステム２０は、第６ａ図のフオーマ
ツトを有するアドレスを含むメモリ・コマンドを
受入れるものとされる。これは、信号
MYACKR010を２進１に切換える結果をもたら
す。信号MYACKR010は、ブロツク２０４の回
路がメモリ・ビジイ信号MEMBUZ010を２進１
にして、メモリ・サブシステムがメモリ・サイク
ル操作を始めた（即ち、メモリはビジイである）
ことを指示するようにされる。 メモリ・ビジイ信号MEMBUZ010に応答して、
バス・アドレス信号BSAD06210〜BSAD21210
は、行アドレス・レジスタ２０７−４０および列
アドレス・レジスタ０７−４２に負荷される。即
ち、信号BSAD07210〜BSAD13210および
BSAD18210は行アドレス・レジスタ２０７−４
０に負荷される。信号BSAD14210〜
BSAD17210、信号BSAD19210〜BSAD21210お
よび信号BSAD06210は列アドレス・レジスタ２
０７−４２に負荷される。また、信号
MEMBUZ010は、第４ｂ図の信号ADDSTR000
を２進０に切換える。これは、最下位アドレス・
ビツトBSAD22110およびチツプ選択アドレス信
号BSAD04110およびBSAD05110をレジスタ２０
７−１２に負荷する。 第４ｂから認められるように、蓄積されていた
アドレス信号LSAD04210およびLSAD05210はデ
コーダ回路２０７−２０によつてデコードされ
る。例として、アドレス・ビツト４−２１は全て
０であるものとする。したがつて、デコーダ回路
２０７−２０は０デコード信号DECOD0000を２
進０にする。この信号はNANDゲートを信号
DRAST0010を２進１にするように条件づける。 第４ｃ図から認められるように、信号
DRAST0010は、偶数ワード・スタツク２１０−
２０のNANDゲート２１０−２０６の一入力と
して印加される。同じ信号DRAST0010は、ま
た、奇数ワード・スタツク２１０−４０の
NANDゲート２１０−４０６の一入力としても
印加される。タイミング信号MRASTE010およ
びMRASTO010が発生されたとき、NANDゲー
ト２１０−２０６および２１０−４０６はそれら
の出力を２進０にする。これは、次いで、行アド
レス・レジスタ２０７−４０からの行アドレス信
号の蓄積がアドレス・バツフア回路を介してスタ
ツク２１０−２０および２１０−４０内のRAM
チツプの双方の行の端子Ａ０−Ａ７に印加される
結果をもたらす。 より詳細には、第４ａ図のタイミング回路は信
号MYACKR010に応答してサイクル操作を開始
し、その間にタイミング信号DLYINN010、
TTAP01010およびTTAP02010が発生される。
これらの信号は、第５図で示される時点に、ゲー
ト２０４−１，２０４−３，２０４−１０，２０
４−１７，２０４−１９および２０４−２０が、
夫々に、信号MRASTT010、MCASTT010、
MRASTE010、MRASTO010および
MCASAD010を生じるようにされる。前述され
たように、行タイミング信号MRASTE010およ
びMRASTO010は、行デコード信号
DRAST0010とともに偶数および奇数行アドレ
ス・ストローブ信号を発生させ、これらはRAM
チツプの双方の行のRAS端子に印加される。こ
のとき、列アドレス信号MCASTT010および
MCASAD010は２進０である。 第４ｂ図より、NANDゲート２０７−４７か
らの出力信号MRASCT000はこのとき（即ち、
信号MCASAD110が２進０であるとき）に２進
０であることが認められる。これは、行アドレ
ス・レジスタ２０７−４０がその入力における全
て０のバス・アドレス信号をその出力端子に対し
て印加するように条件づける。そこから、アドレ
ス信号MADD00010−MADD07010は奇数スタツ
ク・アドレス・バツフア回路２１０−４６に印加
される。 第４ｂ図から認められるように、高次３個のア
ドレス・ビツトは、また、偶数スタツク・アドレ
ス・バツフア回路２１０−２６にも印加される。
即ち、列アドレス信号MCASAD110が２進０で
あることから、これらの信号はマルチプレクサ回
路２０７−５６を介して印加される。残余のアド
レス信号MADD03010−MADD07010は、図示さ
れるように、偶数スタツク・アドレス・バツフア
回路２１０−２６に対して直接的に印加される。
したがつて、RAMチツプの双方の行は、Ａ０−
Ａ７端子に印加された８ビツトの全ての０の行ア
ドレス信号をラツチまたは蓄積する。 RASタイムの間に、加算器回路２０７−５４
は、最下位アドレス・ビツト２２の状態の関数と
して、下位３個のアドレス・ビツト（即ち、最下
位チツプ・アドレス・ビツトＡ０−Ａ２）につい
て適切な増加操作を遂行することに注意される。
ビツト２２は２進０であることから、下位３個の
アドレス・ビツトは増加されず加算器回路２０７
−５４を通過する。かくして、CASタイムに先
立つて、加算器２０７−５４によつて発生された
結果はマルチプレクサ回路２０７−５６の入力に
存在する。 第４ａ図から認められるように、信号
MCASAD010は、第５図で示される時点に、ゲ
ート２０４−２０が信号MCASAD110を発生さ
せるようにする。信号MCASAD110は、NAND
ゲート２０７−５０およびマルチプレクサ回路２
０７−５６に印加される。２進１の信号
MCASAD110は、マルチプレクサ回路２０７−
５６が入力端子の第２のセツトに印加されるアド
レス信号を選択するようにする。 より詳細には、信号MCASAD010が２進１に
切換えられたとき、信号MCASAD110は２進１
に切換えられる。その結果として、バス・アドレ
ス信号BSAD0620およびBSAD14210〜
BSAD21210は、レジスタ２０７−４２の出力端
子に印加される。同時に、レジスタ２０７−４０
は、バス・アドレス信号をその出力端子に印加す
ることが禁止される。そこから、列アドレス信号
MADD00010〜MADD07010は奇数バツフア回路
２１０−４６に印加される。増加された低位アド
レス・ビツトは、マルチプレクサ回路２０７−５
６を介して偶数バツフア回路２１０−２６に印加
される。残余の列アドレス信号MADD0310〜
MADD07010は偶数バツフア回路２１０−２６に
対して直接的に印加される。 第４ａ図から認められるように、タイミング信
号MCASTT010は、第５図で示された時点に、
ゲート２０４−１８が信号MCASTS010を発生
させるようにする。信号MCASTS010は、
NANDゲート２１０−２００，２１０−２０４，
２１０−４００および２１０−４０６を介して印
加される。これは、列アドレス・ストローブ信号
がRAMチツプの行のCAS端子に印加されるとい
う結果をもたらす。したがつて、RAMチツプの
全ては、Ａ０−Ａ７端子に印加された８ビツトの
全て０の行信号を蓄積する。 考えている例において、全て０のメモリ・アド
レスは、第６ｃ図のメモリ・モジユールＡおよび
Ｃの蓄積位置の内容が、アクセスされるべきワー
ド０およびワード１を蓄積する０行および列のア
ドレス値によつて規定されるようにされる。これ
は、ワード０およびワード１が、夫々に、第５図
の信号MDECT000およびMDOCT000に応答して
偶数データおよび奇数データ・レジスタに負荷さ
れるという結果をもたらす。偶数データおよび奇
数データ・レジスタ２０６−８および２０６−１
０は、２進０の信号MDOTSC100によつて可能
化されて、入力データ信号をそれらの出力端子に
印加するようにされる。 そこから、ワード０およびワード１は、最下位
アドレス・ビツトLSAD２２の状態の関数とし
て、データ出力マルチプレクサ回路２０６−１６
および２０６−１８を介して、第３図のライン
MUXD００−１５およびMUXD１６−３１に印
加される。即ち、信号LSAD22210が２進０であ
るとき、偶数データ・レジスタ２０６−８の内容
はマルチプレクサ回路２０６−１６によつてライ
ンMUXD００−１５に印加される。マルチプレ
クサ回路２０６−１８は、奇数データ・レジスタ
の内容をラインMUXD１６−３１に印加する。
これと反対のことは、アドレス・ビツト
LSAD22210が２進１であるときに生起する。こ
の態様において、双方のメモリ・モジユール・ユ
ニツトに対するアクセスは、ワード境界に関係な
く生起することができる。第５図から認められる
ように、セクシヨン２０４の回路がメモリ・ビジ
イ信号MEMBUZ010を２進０に切換えたとき、
メモリ・サイクル操作は完了される。 最下位アドレス・ビツト２２の０の値のために
は、RAMチツプ・アドレス・ビツト６−２１は
同様である。しかしながら、最下位アドレス・ビ
ツトの値が“１”であるとき、これは２次的な境
界アドレス状態を生じさせる。即ち、メモリ要求
アドレスで位置１がアクセスされるべきことが特
定されたとき、全て０のアドレスは再び行および
列アドレス・レジスタ２０７−４０および２０７
−４２に蓄積されることとなる。しかしながら、
モジユールＣおよびＡからのワード１および２が
アクセスされ、多重バス１０に読出されるべきこ
とが所望される。所望のワード対のアクセス操作
を達成するため、加算器回路２０７−５４は、偶
数メモリ・ユニツト２１０−２０のRAMチツプ
に印加される列アドレスを１だけ増加するように
条件づけられている。 より詳細には、信号BSAD04110および
BSAD05110が２進０であるとき、これは、デコ
ーダ回路２０７−２０が“０”デコード出力信号
DECOD0000を２進０にするようにされる。これ
は、次いで、NANDゲート２０７−２４が信号
DRAST0010を２進１にするようにされる。 したがつて、信号DRAST0010は、タイミング
信号MRAST0010およびMRASTE010とともに、
Ａ０−Ａ７端子に印加された行アドレス信号を、
第４ｃ図のアドレス・ユニツト２１０−２０およ
び２１０−４０の０行のRAMチツプに負荷す
る。しかしながら、RASタイムの間に、Ａ０−
Ａ２端子に印加された列アドレス信号は、最下位
アドレス・ビツト２２の値が“１”であるとき、
加算器回路２０７−５４によつて１だけ増加され
ることが注意される。増加された列アドレスは、
マルチプレクサ２０７−５６を介してRAMチツ
プの偶数列に印加される。奇数メモリ・ユニツト
２１０−４０の全ての行のRAMチツプは、増加
されない列アドレス信号を受入れる。 したがつて、第６ｃ図のモジユールＣおよびＡ
のワード１および２はアクセスされ、最下位アド
レス・ビツト２２の状態の関数としてマルチプレ
クサ回路２０６−１６および２０６−１８を介し
てバス１０に読出される。第６ｂ図から認められ
るように、行０、列０に配せられた第１のワード
はモジユールＣからアクセスされ、これに対し
て、行０、列１に配せられた第２のワードはモジ
ユールＡからアクセスされる。次のいくつかのワ
ード対は上述された態様でアクセスされるという
ことが認められる。第６ｂ図から認められるよう
に、バス１０から受入れた奇数メモリ要求アドレ
スを増加させることにより、モジユールＡ内で相
異なる行アドレスを有する所望のワードがアクセ
スされる。 メモリ要求アドレスがワード１５を特定するま
で、アドレス操作はそのようにして続行される。
この点において、加算器回路２０７−５４の範囲
が超過される。正しい列アドレスを与えることは
不可能であることから、ブロツク２０７−１５の
境界回路は境界アドレス状態を検出するように操
作されて、信号MYBNDY010を２進０に切換え
るようにされる。即ち、バス・アドレス・ビツト
２２−１９の全て１の値は、NANDゲート２０
７−１６が２進０に切換えるようにする。これ
は、フリツプ・フロツプ２０７−１８を２進０の
状態に切換える。 第４ａ図から、信号MYBNDY010は信号
RASINH000を２進１にすることが認められる。
これは、NANDゲート２０４−８および２０４
−１４が、最下位アドレス・ビツト２２の状態の
関数として、行アドレス・ストローブ禁止信号
ERASIH000およびORASIH000を発生させるよ
うに条件づける。ビツト２２は２進１であること
から、信号LSAD222000は２進０であり、これは
NANDゲート２０４−１４が信号ORASIH000
を２進１に切換えるようにする。同時に、
NANDゲート２０４−８は信号ERASIH000を２
進０に切換える。 上述のことは、タイミング・セクシヨン２０４
が、奇数メモリ・モジユール２１０−４０をアク
セスするために必要とされるタイミング信号のみ
を発生させるようにする。即ち、ANDゲート２
０４−１７はタイミング信号MRASTO010を発
生させ、これは、行アドレスがメモリ・モジユー
ルＣのRAMチツプの行にラツチされるようにす
る。これは列アドレスのラツチ操作によつて追従
される。そのあと、行および列アドレスによつて
規定された蓄積位置１５の内容はアクセスされ、
そして、ANDゲート２０４−１５によつて発生
されたタイミング信号MDOCT000に応答して奇
数データ・レジスタ２０６−１０に蓄積される。
そのあと、モジユールＣのワード１５がライン
MUXD００−１５に印加され、また、ライン
MUXD１６−３１には新らしいデータは印加さ
れない。信号MYBNDY010の状態は、また、境
界条件の生起を中央処理ユニツト４０に対して信
号するためにも使用されるものであることが認め
られる。 アドレス・シーケンス操作およびアドレス・デ
コード操作は、256Kに対応する位置に達するま
で上述の態様で続行される。その点から、バス・
アドレス・ビツト４は２進１に切換えられる。第
６ｃ図から認められるように、これはデコーダ回
路２０７−２０に信号DRAST2010および
DRAST3010を発生させて、次の256K位置をア
クセスするようにされる。 16ワード毎の各々の２次的な境界アドレス状態
の伸長およびアドレス境界状態の検出は、前述さ
れたように続行される。わずかな差は、モジユー
ルＢおよびＤのRAMチツプの行がモジユールＡ
およびＣの代わりに、また、信号DRAST2010お
よびDRAST3010を信号DRAST0010および
DRAST1010の代わりに用いて、可能化されるこ
とである。 上述のことから、この発明のアドレス操作装置
によれば、シングル・バス・サイクル操作の間
に、複数個の連続的なワード位置に対する同時的
なアクセスをどのようにして行うことができるか
が認められる。アクセス操作をすることは、メモ
リ要求アドレスの列アドレス位置が伝送され、複
数個のメモリ・モジユール内のチツプの同じ行内
に蓄積されるインタバルの間に、各要求の最下位
アドレス・ビツトの関数としての各奇数列アドレ
スを、アドレス操作装置で増加させることによつ
て達成される。これは、データ・ワードが要求を
している装置に対して、最少の時間内に伝送され
ることを許容する。アドレス操作装置には最少限
の蓄積レジスタが含まれており、メモリ・システ
ムの遂行についてなんの逆効果もなしに操作され
る。この発明の配列では、また、読出し／書込み
操作の場合、最少限の回路で、ダブル・ワードの
アクセスを偶数または奇数ワード・アドレスをも
つて開始させることが許容される。 例示された実施例について多くの変更がなされ
うることは、当業者に認容されるところである。
例えば、この発明の配列は、Robert B. Johnson
他によつて発明された、“連続整列ワード・アド
レス装置”なる特許出願のアドレス操作配列で用
いられうるものである。その中に組込まれたと
き、これはアドレス増加のおくれを軽減させる。
かくして、アドレス境界状態は、加算器回路２０
７−５４のサイズを変更することにより、また、
ブロツク２０７−１５の境界回路を修正すること
により調整されることとなる。 また、この発明の連続的なアドレス操作装置
は、いかなる数のメモリ・モジユール・ユニツ
ト、および、いかなる数のチツプ列をもつメモ
リ・モジユール・ユニツトによつても使用されう
るものである。したがつて、この発明は、対応す
る数のメモリ・モジユール・ユニツト内のいかな
る数の蓄積位置でもアクセスするように使用され
うる。 提案および規定にしたがつて、この発明の最良
形式が例示され、説明されているけれども、特許
請求の範囲に開示されたこの発明の精神から外れ
ることなしに、ある程度の変更はなされうるもの
であり、また、ある場合には、この発明の所定の
特定は別異の特徴について対応して使用すること
なしに、適宜用いられるものである。
第１図は、この発明の装置を含むメモリ・シス
テムが含まれるシステムをブロツク図形式で示す
ものである。第２図は、第１図のサブシステムに
結合されるシステム・バス１０のラインを詳細に
示すものである。第３図は、第１図のメモリ・サ
ブシステム２０−１をブロツク図形式で示すもの
である。第４ａ〜４ｃ図は、第３図のメモリ・サ
ブシステム２０−１の別異の部分をより詳細に例
示するものである。第５図は、この発明の操作の
説明において用いられるタイミング図形である。
第６ａ図は、第１図のメモリ・サブシステムに印
加されるアドレスのフオーマツトを例示するもの
である。第６ｂ図は、第１図のメモリ・モジユー
ルの構成を例示するものである。第６ｃ図は、第
１図のメモリ・モジユールの構成を例示するもの
である。 １０…多重バスライン、２０−１〜２０−ｎ…
メモリ・サブシステム、４０…中央処理ユニツト
（CPU）、２００−１〜２００−ｎ…メモリ・コ
ントローラ、２１０…メモリ・モジユール・ユニ
ツト。
テムが含まれるシステムをブロツク図形式で示す
ものである。第２図は、第１図のサブシステムに
結合されるシステム・バス１０のラインを詳細に
示すものである。第３図は、第１図のメモリ・サ
ブシステム２０−１をブロツク図形式で示すもの
である。第４ａ〜４ｃ図は、第３図のメモリ・サ
ブシステム２０−１の別異の部分をより詳細に例
示するものである。第５図は、この発明の操作の
説明において用いられるタイミング図形である。
第６ａ図は、第１図のメモリ・サブシステムに印
加されるアドレスのフオーマツトを例示するもの
である。第６ｂ図は、第１図のメモリ・モジユー
ルの構成を例示するものである。第６ｃ図は、第
１図のメモリ・モジユールの構成を例示するもの
である。 １０…多重バスライン、２０−１〜２０−ｎ…
メモリ・サブシステム、４０…中央処理ユニツト
（CPU）、２００−１〜２００−ｎ…メモリ・コ
ントローラ、２１０…メモリ・モジユール・ユニ
ツト。
Claims (1)
- 【特許請求の範囲】 １ 奇数ワードまたは偶数ワードをそれぞれ記憶
する複数のメモリ・モジユール（Ａ〜Ｄ、第６ｃ
図）を含み、前記各々のメモリ・モジユールはメ
モリ・チツプの複数の行からなり（第４ｃ図）か
つ各メモリ・チツプ内のメモリ・ロケーシヨンの
マトリツクスは行アドレスと列アドレスで指定可
能なメモリ・サブシステムであつて、 メモリ・チツプ内の所望のメモリ・ロケーシヨ
ンの行アドレス部分AD０７〜AD１３およびAD
１８をシステム・バスから受取つて保持する行ア
ドレス・レジスタ（２０７−４０、第４ｂ図）
と、メモリ・チツプ内の所望のメモリ・ロケーシ
ヨンの列アドレス部分AD１４〜AD１７，AD１
９〜AD２１およびAD０６を前記システム・バ
スから受取つて保持する列アドレス・レジスタ
（２０７−４２、第４ｂ図）と、前記列アドレス
部分の一部AD１９〜AD２１と一対のワードを
特定するための信号となるメモリ・アドレスの下
位ビツトAD２２を入力して加算する加算器回路
（２０７−５４、第４ｂ図）と、前記行アドレス
部分の一部AD１１〜AD１３と前記加算器回路
の出力を入力とするマルチプレクサ２０７−５
６、第４ｂ図）を備え、 最初に前記行アドレスレジスタの出力を前記奇
数ワードまたは偶数ワードをそれぞれ記憶するメ
モリ・モジユールの両方に移送するとともに前記
列アドレス部分の一部AD１９〜AD２１と前記
メモリ・アドレスの下位ビツトAD２２を前記加
算器回路で加算し、次に前記列アドレスレジスタ
の内容を前記奇数ワードを記憶するメモリ・モジ
ユールにはそのまま移行し、前記偶数ワードを記
憶するメモリ・モジユールには前記マルチプレク
サを制御して前記列アドレス部分の一部AD１９
〜AD２１に対応する部分には前記加算器回路の
出力を一緒に移送することを特徴とする連続的ワ
ード整列アドレス操作装置。 ２ 前記加算器回路に供給された列アドレス部分
の一部AD１９〜AD２１と前記メモリ・アドレ
スの下位ビツトAD２２の組み合わせを試験し該
組み合わせが予定した組み合わせのときアドレス
境界を表す信号を出力する境界検出回路（２０７
−１６，２０７−１８，２０７−１９、第４ｂ
図）と、前記アドレス境界を表す信号が出力され
たとき前記加算器回路でインクリメントしたアド
レスの使用をメモリ・サブシステムで禁止するた
めに前記アドレス境界を表す信号に応答する手段
（２０４、第４ａ図）を備えたことを特徴とする
特許請求の範囲第１項記載の連続的ワード整列ア
ドレス操作装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/306,839 US4432055A (en) | 1981-09-29 | 1981-09-29 | Sequential word aligned addressing apparatus |
| US306839 | 1981-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868168A JPS5868168A (ja) | 1983-04-22 |
| JPH0248934B2 true JPH0248934B2 (ja) | 1990-10-26 |
Family
ID=23187100
Family Applications (1)
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