JPH024936B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 発明の技術分野 本発明は、メインプロセツサとサブプロセツサ
とを有し、メインプロセツサには共通メモリがも
うけられ、サブプロセツサにはローカルメモリが
もうけられ、かつ共通メモリに対しては、メイン
プロセツサとサブプロセツサの両方からアクセス
可能なように構成されたデータ処理システムにお
けるメモリ制御方式に関するものである。

(ロ) 従来技術と問題点 近年、マイクロプロセツサが普及し、価格が安
いこと、使いやすいこと等の理由で、複数のマイ
クロプロセツサを組合わせてデータ処理システム
を構成することがさかんに行なわれている。

第１図は、このようなデータ処理システムの構
成例であり、図中、１はマイクロプロセツサから
なるメインプロセツサ、２は同じくマイクロプロ
セツサからなるサブプロセツサ、３は共通メモ
リ、４はローカルメモリ、５はリードオンリメモ
リ（ROM）、６は選択回路、７はDMA回路、
８，９はそれぞれ共通バスである。第１図では、
サブプロセツサを１つだけ示したが、システム構
成によつては、複数のサブプロセツサをもうける
例もある。

図中、ローカルメモリ４は、サブプロセツサ２
側によつてのみ使用され、メインプロセツサ１側
からは使用されない。一方、共通メモリ３は、メ
インプロセツサ１側とサブプロセツサ２側の両方
から使用されるサブプロセツサ側から共通メモリ
３を使用するときは、DMA回路７を経由してア
クセスが行なわれる。また、図示を省略したが、
共通バス８，９にはそれぞれ、各種のＩ／Ｏ機器
が接続されていることは言うまでもない。

ここで、ROM５は、IPL（イニシヤルプログラ
ムローデイング）用のプログラムが固定的に格納
されているものであり、サブプロセツサ２側のシ
ステム立上げ時には、まず選択回路６によつて
ROM５が選択状態とされ、サブプロセツサ２が
ROM５をアクセスしていくことにより、起動動
作が行なわれる。

このようにIPL用にROMを使用するのは、一
般的にマイクロプロセツサにおいては起動アドレ
スが固定（例えばX′0000′）となつているため読
出し専用メモリの使用が適しているためである。

しかしながら、このようにROMを使用する
と、システム構成後のプログラムの変更、修正等
が容易でなく、融通性に欠けるという問題を生じ
ていた。

(ハ) 発明の目的 本発明は上記問題点を解決し、サブプロセツサ
側においては、ROMを削除し、すべてリード／
ライト可能なメモリで構成することにより、シス
テム構成の柔軟性を計ることを目的とする。

(ニ) 発明の構成 上記目的を達成するために、本発明は第１の共
通バス上にメインプロセツサと共通メモリが接続
され、第２の共通バス上にサブプロセツサとロー
カルメモリが接続され、上記共通メモリは上記メ
インプロセツサとサブプロセツサの両方からアク
セス可能なように構成されたデータ処理システム
において、上記サブプロセツサによるメモリアク
セスが上記共通メモリへのアクセスモードにある
か上記ローカルメモリへのアクセスモードにある
かを指示するアクセスモード指示情報を保持する
とともにアドレス情報判定機能をそなえアクセス
されるべきいずれかのメモリにメモリ選択信号を
送出するメモリ選択手段と、上記サブプロセツサ
から送出されるメモリアドレス情報を上記共通メ
モリ上のメモリアドレス情報に変換するアドレス
変換手段をそなえ、上記サブプロセツサからのメ
モリアクセスが上記共通メモリへのアクセスモー
ドにあり、かつメモリアドレス情報が所定範囲内
にあるとき、上記プロセツサより送出されるアド
レス情報を上記アドレス変換手段により変換して
上記共通メモリに送出するとともに上記選択手段
から上記共通メモリに選択信号を送出するよう構
成したことを特徴とする。

(ホ) 発明の実施例 第２図は、本発明の１実施例のデータ処理装置
のブロツク図であり、図中、１０はマイクロプロ
セツサからなるメインプロセツサ、１１は同じく
マイクロプロセツサからなるサブプロセツサ、１
２は共通メモリ、１３はローカルメモリ、１４は
アドレス変換回路、１５は選択回路、１６は１ビ
ツトのレジスタ、１７，１８はアンド回路、１
９，２０はトライステート回路、２１はメインプ
ロセツサ側のアドレスバス、２２はメインプロセ
ツサ側のデータバス、２３はサブプロセツサ側の
アドレスバス、２４はサブプロセツサ側のデータ
バス、２５はサブプロセツサ１１からのリード制
御線、２６はサブプロセツサ１１からのライト制
御線、２７は起動信号線、２８はローカルメモリ
１３への選択信号線、２９は共通メモリ１２への
選択信号線である。

図中、アドレス変換回路１４は、アドレスバス
２３上のアドレスを、内部に設定されているアド
レス変換制御情報にもとづいてアドレス変換し、
アドレスバス２１上に送出する回路である。また
選択変換１５は、内部に設定されているアクセス
モード指示フラグ情報および入力されてくるアド
レス情報の値にもとづいて、サブプロセツサ１１
からメモリアクセスがあつた場合選択信号線２８
または２９のいずれかをオンとし、ローカルメモ
リ１３または共通メモリ１２のいずれかを選択す
る回路である。

さらに選択信号線２９はアンド回路１７，１８
を制御し、サブプロセツサ１１から共通メモリ１
２を読出すときはトライステート回路１９をオン
とし、サブプロセツサ１１から共通メモリ１２に
書込みを行なうときはトライステート回路２０を
オンとする。

以下に、実施例の動作を説明する。メインプロ
セツサ側がサブプロセツサ側の立上げ動作を行な
う場合、まず、メインプロセツサ１０は、選択回
路１５内の図示しないアクセスモード指示フラグ
情報保持レジスタに共通メモリアクセスモード情
報をセツトする。さらに、メインプロセツサ１０
は、アドレス変換回路１４内の図示しないアドレ
ス変換制御情報保持レジスタにアドレス変換制御
情報をセツトする。このアドレス変換制御情報
は、具体的には、例えばアドレスバス２３から送
出されてくるアドレス情報に対して加算すべきア
ドレス情報である。

このようにして、アドレス変換回路１４、選択
回路１５の設定を行なつた後、メインプロセツサ
１０は、レジスタ１６を介してサブプロセツサ１
１に起動信号を送出する。これにより、サブプロ
セツサ１１は、X′0000′番地からの読出し動作を
開始する。アドレスバス２３上のX′0000′番地情
報はアドレス変換回路１４内にてアドレス変換さ
れ、実際に共通メモリ１２に対してアクセスする
アドレス情報となる。

また、選択回路１５には、共通メモリアクセス
モード情報がセツトされており、かつ、
X′0000′番地は所定アドレス範囲であるので、サ
ブプロセツサ１１からのメモリアクセスに対して
は、選択信号線２９をオンとし、共通メモリ１２
を選択状態とする。具体的には、選択信号線２９
上の信号はメモリ・チツプイネーブル（CE）信
号と考えてよい。

このようにして、共通メモリ１２から読出され
たデータは、データバス２２、トライステート回
路１９、データバス２４を介して、サブプロセツ
サ１１に取り込まれる。

第３図は、メインプロセツサ側のアドレスマツ
プとサブプロセツサ側のアドレスマツプの関係を
示す図であり、図中、３０はメインプロセツサ側
のアドレスマツプ、３１はサブプロセツサ側のア
ドレスマツプ、ａは共通メモリ起動モード時の共
通メモリアドレス、ｂは共通メモリ起動モード時
のローカルメモリアドレスである。第３図図示の
アドレス変換は、上述したように第２図のアドレ
ス変換回路１４にて行なわれ、サブプロセツサ１
１からのアドレスとは異なる共通メモリ１２のア
ドレスにアクセスが行なわれるようにされてい
る。

なお、共通起動モード時においては、サブプロ
セツサ２からのX′0000′番地〜X′7FFF′番地への
アクセスは、アドレス変換された上で、共通メモ
リ３に対して行なわれるが、同モード時における
サブプロセツサ２からのX′8000′〜X′FFFF′番地
へのアクセスは、そのまま、ローカルメモリ４に
対して行なわれる。

さらに、もう一つのモードであるローカルメモ
リ起動モード時においては、サブプロセツサ２か
らのX′0000′番地〜X′7FFF′番地へのアクセスは
ローカルメモリ４に対して行なわれ、同モード時
におけるサブプロセツサ２からのX′8000′番地〜
X′FFFF′番地へのアクセスはアドレス変換され
た上で共通メモリ３に対して行なわれる。

以上のように構成することにより、従来、
ROMに格納しておいたIPL用の情報を共通メモ
リ３に格納しておき、サブプロセツサ２が共通メ
モリ３からこの情報を読取るという動作を行なう
ことができる。

(ヘ) 発明の効果 本発明によれば、IPL用のROMを省略するこ
とができるとともに、IPL用の情報を、リード／
ライト可能なメモリに格納しておくことが可能と
なるので、システム構成の変更等に対して効率よ
く対処することができる。

また２つのアクセスモードを持つことにより、
サブプロセツサの動作はメインプロセツサの動作
に関係なく独立して動作できるようになりシステ
ム全体を効率よく動かすことができる。

【図面の簡単な説明】

第１図は従来のデータ処理システムの構成例、
第２図は本発明の１実施例のデータ処理装置のブ
ロツク図、第３図は共通メモリアクセスモード時
のアドレスマツプの関係を示す図である。 第２図において、１０はメインプロセツサ、１
１はサブプロセツサ、１２は共通メモリ、１３は
ローカルメモリ、１４はアドレス変換回路、１５
は選択回路である。

Claims (1)

1. 【特許請求の範囲】 １ 第１の共通バス上にメインプロセツサと共通
   メモリが接続され、第２の共通バス上にサブプロ
   セツサとローカルメモリが接続され、上記共通メ
   モリは上記メインプロセツサとサブプロセツサの
   両方からアクセス可能なように構成されたデータ
   処理システムにおいて、上記サブプロセツサによ
   るメモリアクセスが上記共通メモリへのアクセス
   モードにあるか上記ローカルメモリへのアクセス
   モードにあるかを指示するアクセスモード指示情
   報を保持するとともにアドレス情報判定機能をそ
   なえアクセスされるべきいずれかのメモリにメモ
   リ選択信号を送出するメモリ選択手段と、上記サ
   ブプロセツサから送出されるメモリアドレス情報
   を上記共通メモリ上のメモリアドレス情報に変換
   するアドレス変換手段をそなえ、上記サブプロセ
   ツサからのメモリアクセスが上記共通メモリへの
   アクセスモードにあり、かつメモリアドレス情報
   が所定範囲内にあるとき、上記サブプロセツサよ
   り送出されるアドレス情報を上記アドレス変換手
   段により変換して上記共通メモリに送出するとと
   もに上記選択手段から上記共通メモリに選択信号
   を送出するよう構成したことを特徴とするメモリ
   アクセス制御方式。 ２ 上記メインプロセツサによる上記サブプロセ
   ツサ起動時に、上記メインプロセツサは上記メモ
   リ選択手段に対してアクセスモード指示情報を送
   出し、該情報を保持せしめるとともに、上記アド
   レス変換手段にアドレス変換制御情報を送出し、
   該情報を保持せしめ、しかる後、上記メインプロ
   セツサより上記サブプロセツサに起動信号を送出
   し、上記サブプロセツサから上記共通メモリまた
   は上記ローカルメモリへのアクセスを行なわせる
   ようアドレスモード指示情報を持つよう構成した
   ことを特徴とする特許請求の範囲第１項記載のメ
   モリアクセス制御方式。