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JPH0249517B2 - - Google Patents
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JPH0249517B2 - - Google Patents

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JPH0249517B2
JPH0249517B2 JP59169060A JP16906084A JPH0249517B2 JP H0249517 B2 JPH0249517 B2 JP H0249517B2 JP 59169060 A JP59169060 A JP 59169060A JP 16906084 A JP16906084 A JP 16906084A JP H0249517 B2 JPH0249517 B2 JP H0249517B2
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charging
charge
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    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
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    • G11—INFORMATION STORAGE
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  • Dram (AREA)
  • Dc-Dc Converters (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、EEPROMやNOVRAM等の半導体
記憶装置で使用する超低速のチヤージアツプ回路
に関する。
〔従来の技術〕
電気的に書込みおよび消去可能な読出し専用メ
モリ（EEPROM）や、このEEPROMと通常の
スタテイツクRAMを組合せて通常動作時はスタ
テイツクRAMを用い、電源切断後はEEPROM
で情報保持する不揮発性メモリ（NOVRAM）
では、書込み時の高電圧波形（のこぎり波状）発
生回路やタイマ回路を必要とするが、これらの回
路に不可欠なものに超低速（時定数で100μsec〜
10ｍsec）のチヤージアツプ回路がある。
第４図ａは従来のチヤージアツプ回路の一例
で、TRはゲート・ソース間を短絡したデブレツ
シヨン型のMOSトランジスタ、Ｃは該トランジ
スタを通して電源Vppから充電される容量であ
る。この回路は一種のCR時定数回路であるから、
容量Ｃの充電電圧VNは経時的に同図ｂのように
上昇する。トンネル効果を利用してホツトエレク
トン又はホツトホールを書込むタイプの
EEPROMではトンネル膜に加わる電界強度を減
らすために書込み電圧は緩やかに上昇することが
望まれ、第４図のVppはこの書込み電圧に適当で
ある。この回路の出力をタイマに利用するとき
は、Vppより低い所定の値でVNをセンスし、
Vppの立上り開始からVpVNになるまでの時間
をタイマ出力とする。この種のメモリはタイマを
持つており、外部記号によりトリガされると、自
己のクロツクでメモリセルを該タイマがタイムア
ウトするまで連続アクセスする。タイマの計時時
間は５ｍＳ又は10ｍＳなどである。
〔発明が解決しようとする問題点〕
上記の回路で時定数100μsec〜10ｍsecという超
低速の充電時間を達成するためには、容量Ｃを大
きく（数10pF以上）しなければならない。しか
し、容量Ｃの誘電体とする絶縁膜（二酸化シリコ
ン膜）には20〜30Vの高電圧が印加されるので膜
厚を薄くすることはできず、従つて面積を大にせ
ざるを得ない。（100×100μm2〜400×400μm2の面
積が必要）。またトランジスタTRは、コンデンサ
電圧VNが上昇するにつれてバツクバイアスが深
くなり、スレツシヨルド電圧Vthが通常のデプレ
ツシヨン型トランジスタのように浅い値であると
VNがVppに達する前にカツトオフしてしまい、
VNを十分に高く上昇させることができず、十分
なタイマ時間をとれないので、Vthが充分低いデ
プレツシヨン型とする必要があり、このVthの値
はメモリセル周辺のデプレツシヨン型トランジス
タのそれとは異なるので特別のイオン注入用マス
クを用いてトランジスタTRのVthを所望値にする
必要がある。さらに、トランジスタTRの周囲に
は、寄生トランジスタができないようにチヤネル
カツト用のボロン（B+）を打込むが、これが他
の熱拡散工程でトランジスタ部に廻り込んでも支
障がないように、トランジスタTRのチヤネル幅
（Ｗ）は最低4μｍ程度必要となる。
第５図はこの説明図で、ＧはトランジスタTR
のゲート電極、FOXはフイールド酸化膜、B+は
ボロン含有領域つまりチヤンネルカツトである。
Ｗはチヤネル幅、ΔWはチヤンネルのボロン含有
領域B+とのオーバーラツプ部分で、この部分の
Vthが高くなる。従つて、トランジスタとして有
効なチヤネル幅はＷ−2ΔW以下になるので、Ｗ
を4μｍ以下などの狭い幅にすると所望のVthが得
られなくなる。トランジスタの特性はＷ／Ｌで決
るのでＷを小にできなければＬも小にできず、数
100μS以上の時定数を得るにはチヤネル長Ｌは
100〜1000μｍの範囲で設定する必要が生じる。
しかし、Ｌ＝1000μｍに設定し、容量Ｃのサイズ
を400×400μm2に設定しても10ｍsecという超低速
のタイマ時間の実現は不可能である。しかも、Ｌ
＝1000μｍにもなると、温度上昇に伴ないジヤン
クシヨンからのリークが増大するが、これを補償
するだけの電流が流せなくなる。従つてチヤネル
長は制限し（Ｒの増大はあきらめ）、Ｃを大にす
ることになるが、これはＣ部の面積増大をもたら
す。本発明はかゝる点を改善し、小型化可能、特
別なマスク不要、かつ高精度なチヤージアツプ回
路を提供しようとするものである。
〔問題点を解決するための手段〕 本発明のチヤージアツプ回路は、チヤージアツ
プ容量と、該容量と電源との間に接続されて該容
量に充電電流を流す充電用MOSトランジスタと
を備え、該充電用MOSトランジスタのゲートと
該容量との間にチヤージポンプ回路と該充電用
MOSトランジスタのゲート電圧を制限する電圧
制限手段とが接続され、該チヤージポンプ回路は
クロツクを受けて動作して該容量の充電電圧を基
準にそれより高い電圧を発生し、該チヤージポン
プ回路の出力と前記電圧制限手段とで定まる電圧
を該充電用MOSトランジスタのゲートに印加す
るようにしたことを特徴とするものである。
〔作用〕
チヤージポンプ回路はクロツクによつて動作し
これにより充電用トランジスタは断続的にオンと
なり、チヤージアツプ容量への充電は徐々に行わ
れる。従つて該容量が小さくともチヤージアツプ
時間は長くなる。また、ゲート電圧制御用トラン
ジスタは充電用トランジスタのゲート電圧を制限
して該トランジスタの導通度およびオン期間を制
限するので、チヤージアツプ時間は更に長くな
る。さらにチヤージポンプ回路は出力電圧を基準
に充電用トランジスタのゲートに印加する電圧を
発生するのでゲート電圧制御が確実であり、該ト
ランジスタのバツクバイアスが深くなつても最後
まで動作する。
〔実施例〕
以下、図面を参照しながら本発明の実施例を説
明する。
第１図は本発明の一実施例を示す回路図で、
TR1〜TR4は全てｎチヤネルのエンハンスメント
型MOSトランジスタである。CLはトランジスタ
TR1から充電電流が供給されるチヤージアツプ容
量、C0はチヤージポンプ用の容量である。この
容量C0とトランジスタTR3，TR4はクロツクφで
動作するチヤージポンプ回路CPを構成する。ト
ランジスタTR2はゲート・ドレイン間を短絡して
そのドレイン・ソース間をトランジスタTR1のゲ
ート・ソース間に並列に接続してある。
チヤージポンプ回路CPはトランジスタTR4側
（Vo側）を高電位側として動作し、出力電圧Vo
を基に作成した電圧VpをトランジスタTR1のゲー
トに印加する。第２図はこの動作波形で、クロツ
クφが与えられるまではチヤージポンプ回路CP
は動作せず電圧Vpは低い（0V）。従つて充電用
のトランジスタTR1はカツトオフしている。この
状態でクロツクφが立上ると（時刻t1）、トラン
ジスタTR3，TR4および容量C0の共通接続点の電
位VCは、該接続点の浮遊容量CS（トランジスタ
TR3のゲート容量等）と容量C0との比で定まる電
圧まで瞬時に上昇する。この結果トランジスタ
TR3がオン且つトランジスタTR4はオフしてVc，
TR3，Vpの経路で（こゝでは電位Vc等でそのノ
ードも表わす）充電が行なわれ、電圧Vpは上昇
しこれに伴い電圧Vcはチヤージを抜かれて低下
する。電圧VpがVoに対しVth以上に上昇すると
トランジスタTR1がオンして電源Vppからの電流
icにより容量CLが充電され、出力電圧Voが僅か
に上昇する。このときトランジスタTR2はVpが
VoよりトランジスタTR1のVth以上に上昇すると
オンになつて電流ipを流し、Vpのそれ以上の上
昇を制限する。トランジスタTR1はVp＝Vthなら
オフであり、Vp＞Vthでオンになるから、Vpが
Vthよりやゝ大に制限される状態ではオンになつ
ても流す電流icは僅少である。
次に時刻t2でクロツクφが立下ると電圧Vcも
降下し（Voが低い初期段階では負電位になるが、
トランジスタTR4がオンしてVo側よりチヤージが
補充される結果平均値は徐々に上昇する）、トラ
ンジスタTR3がオフする。このときVpとVoとの
差はVth以下になり、従つてトランジスタTR1，
TR2はオフになる。この結果、容量CLへの充電は
中断され、電圧Vpは放電路を断たれて前の値を
維持し、トランジスタTR4はオンでVoでVcを充
電する。次に時刻t3でクロツクφが立上るとVc
は突き上げられ、トランジスタTR3がオンし、Vp
は前の値から上昇して再びトランジスタTR1をオ
ンし、これはトランジスタTR2のオンで制限され
る。このような動作を繰り返すことで容量CLは
クロツクφのＨ（ハイ）期間に少しずつ、全体と
して断続的に充電されて出力電圧Voを徐々に上
昇させる。
電圧Voの最終値はVppであるが、Vpはこれよ
り少し高くなる。即ちチヤージポンプ動作によつ
てVpはVo＋Vthに突上げられ、Vo＝Vppなら
Vpp＋Vthになる。上述のようにVpがVo＋Vth
以上になるとトランジスタTR1はオンするが、ト
ランジスタTR2はこれをVo＋Vthに制限し、クロ
ツクφがＬ（ロー）のときはVp＝Vo＋Vthでト
ランジスタTR1はオフ、クロツクφがＨになると
VpがVo＋Vth以上になつてトランジスタTR1が
オンする。但し、クロツクφのＨ期間でもVcは
放電に伴なつて下るのでVpはやがてVo＋Vthに
低下し、TR1はオフする。従つて、トランジスタ
TR1がオンして容量CLに充電する期間はφ＝Ｈの
全期間ではなく、その立上り付近に限られる。
クロツクφを繰り返し与えることによつて出力
電圧Voが次第に増加すると、トランジスタTR1の
バツクバイアスは次第に深くなる。この結果トラ
ンジスタTR1，TR2，TR3，TR4のVthが高くなる
ので電流icは減少し、電圧Voの上昇速度は次第
に遅くなる。従つて、出力電圧Voの時間変化は
第３図のようになる。同図はVpp＝28V、CL＝
5pFとしたシユミレーシヨン例で、φ＝8MHz、
5V、各トランジスタのＷ／ＬはTR1…４（μ
ｍ）／４（μｍ）、TR2…４／16、TR3…４／４、
TR4…４／４、C0…20／20である。本例はCLが僅
か5pFでもVpp＝28Vで90μsのチヤージアツプ時
間がかせげることを示している。しかも、この時
間は容量CLの値を変えることなく、トランジス
タTR1，TR2或いは容量C0の値を変えることで調
整できる。
〔発明の効果〕
以上述べたように本発明によれば、(1)容量CL
が小さくとも長いチヤージアツプ時間がとれるの
で、小面積で構成できる、(2)トランジスタTR1は
バツクバイアス20V以上でもカツトオフしないの
で、Vth制御用の特別のイオン注入マスクが不要
になる、(3)トランジスタTR1はエンハンスメント
型であるため、デプレツシヨン型よりシミユレー
シヨン精度がよく、このため正確に寸法を決めら
れる、等の利点がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２
図はその動作波形図、第３図はチヤージアツプ特
性図、第４図および第５図は従来のチヤージアツ
プ回路の説明図である。 図中、CPはチヤージポンプ回路、TR1は充電用
トランジスタ、TR2はゲート電圧制御用トランジ
スタ、CLはチヤージアツプ容量である。

Claims (1)

  1. 【特許請求の範囲】 １ チヤージアツプ容量と、該容量と電源との間
    に接続されて該容量に充電電流を流す充電用
    MOSトランジスタとを備え、 該充電用MOSトランジスタのゲートと該容量
    との間にチヤージポンプ回路と該充電用MOSト
    ランジスタのゲート電圧を制限する電圧制限手段
    とが接続され、該チヤージポンプ回路はクロツク
    を受けて動作して該容量の充電電圧を基準にそれ
    より高い電圧を発生し、該チヤージポンプ回路の
    出力と前記電圧制限手段とで定まる電圧を該充電
    用MOSトランジスタのゲートに印加するように
    したことを特徴とするチヤージアツプ回路。
JP59169060A 1984-08-13 1984-08-13 チヤ−ジアツプ回路 Granted JPS6148197A (ja)

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EP85109072A EP0174469B1 (en) 1984-08-13 1985-07-19 Charge-up circuit
DE8585109072T DE3581023D1 (de) 1984-08-13 1985-07-19 Ladungsschaltung.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0740437B2 (ja) * 1986-11-19 1995-05-01 日本電気株式会社 遅延回路
US5185721A (en) * 1988-10-31 1993-02-09 Texas Instruments Incorporated Charge-retaining signal boosting circuit and method
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5408133A (en) * 1993-05-03 1995-04-18 Delco Electronics Corporation Ramp control circuit
US5672992A (en) * 1995-04-11 1997-09-30 International Rectifier Corporation Charge pump circuit for high side switch
US5767734A (en) * 1995-12-21 1998-06-16 Altera Corporation High-voltage pump with initiation scheme
KR100200721B1 (ko) * 1996-08-20 1999-06-15 윤종용 반도체 메모리장치의 내부 승압 전압 발생기
US5835413A (en) * 1996-12-20 1998-11-10 Intel Corporation Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US6682978B1 (en) * 1999-08-30 2004-01-27 Advanced Micro Devices, Inc. Integrated circuit having increased gate coupling capacitance
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6876582B2 (en) * 2002-05-24 2005-04-05 Hynix Semiconductor, Inc. Flash memory cell erase scheme using both source and channel regions
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
JP4659826B2 (ja) 2004-06-23 2011-03-30 ペレグリン セミコンダクター コーポレーション Ｒｆフロントエンド集積回路
US7395404B2 (en) * 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
CN100536337C (zh) * 2005-10-12 2009-09-02 中芯国际集成电路制造(上海)有限公司 用于在高电压和低电压之间开关的系统与方法
US7886204B2 (en) 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
US7977721B2 (en) * 2008-04-30 2011-07-12 Agere Systems Inc. High voltage tolerant metal-oxide-semiconductor device
EP2330735A3 (en) * 2008-07-18 2012-04-04 Peregrine Semiconductor Corporation Operational transconductance amplifier
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
US8686787B2 (en) 2011-05-11 2014-04-01 Peregrine Semiconductor Corporation High voltage ring pump with inverter stages and voltage boosting stages
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6033314B2 (ja) * 1979-11-22 1985-08-02 富士通株式会社 基板バイアス電圧発生回路
US4404475A (en) * 1981-04-08 1983-09-13 Xicor, Inc. Integrated circuit high voltage pulse generator system
US4463273A (en) * 1981-10-26 1984-07-31 Rca Corporation Electronic circuits and structures employing enhancement and depletion type IGFETs
US4439692A (en) * 1981-12-07 1984-03-27 Signetics Corporation Feedback-controlled substrate bias generator
US4503345A (en) * 1982-07-02 1985-03-05 Rockwell International Corporation MOS/LSI Time delay circuit
US4527074A (en) * 1982-10-07 1985-07-02 Ncr Corporation High voltage pass circuit
EP0137245B1 (en) * 1983-08-30 1990-03-14 Kabushiki Kaisha Toshiba Semiconductor integrated circuit

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