JPH0249535B2 - Handotaisochi - Google Patents
HandotaisochiInfo
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- JPH0249535B2 JPH0249535B2 JP1463184A JP1463184A JPH0249535B2 JP H0249535 B2 JPH0249535 B2 JP H0249535B2 JP 1463184 A JP1463184 A JP 1463184A JP 1463184 A JP1463184 A JP 1463184A JP H0249535 B2 JPH0249535 B2 JP H0249535B2
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- Japan
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- wiring
- dummy
- holes
- hole
- wiring path
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Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 230000010354 integration Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- 229920005591 polysilicon Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は多層配線の配線径路網間を任意のイン
ピーダンス比率に構成できる布線構造の半導体装
置に関する。
ピーダンス比率に構成できる布線構造の半導体装
置に関する。
（従来技術）
半導体集積回路では各回路素子間を接続する配
線長に自づと長短が生じ、インピーダンスの異な
る複数個の配線径路網ができる。特に多層配線の
場合には、配線は第１層から第２層へ、そして再
び第１層へと言うように布線されるので、スル
ー・ホールの持つ抵抗分がアナログ集積回路では
しばしば問題となる。最近では集積規模の大形
化、高密度化、高速度化およびパターン設計の効
率化を目的として配線の多層化傾向がますます盛
んとなつて来ているので、このスルー・ホールに
よる配線インピーダンスの不整合問題が無視でき
ないものとなつている。
線長に自づと長短が生じ、インピーダンスの異な
る複数個の配線径路網ができる。特に多層配線の
場合には、配線は第１層から第２層へ、そして再
び第１層へと言うように布線されるので、スル
ー・ホールの持つ抵抗分がアナログ集積回路では
しばしば問題となる。最近では集積規模の大形
化、高密度化、高速度化およびパターン設計の効
率化を目的として配線の多層化傾向がますます盛
んとなつて来ているので、このスルー・ホールに
よる配線インピーダンスの不整合問題が無視でき
ないものとなつている。
第１図ａおよびｂは、２層配線で差動増幅器を
構成した場合の従来の接続回路図およびその等価
回路図である。差動回路を構成するトランジスタ
Q1およびQ2の一方のトランジスタQ1のエミツタ
接続配線は、スルー・ホール１を経て第２層にあ
がりスルー・ホール２を経て再び第１層に戻り、
他方のトランジスタQ2のエミツタ接続配線と点
Ａで定電流回路３に共通接続される。この場合ス
ルー・ホールはホールの大きさにもよるが通常１
個当り約0.1Ωの抵抗を有するので、トランジス
タQ1のエミツタ側には約0.2Ωの抵抗ｒが挿入さ
れたことと等価となり、トランジスタQ1および
Q2の特性とは関係なくオフ・セツト電圧Io×ｒ
による平衡崩れをおこす。ここでスルー・ホール
を大きく設計すると抵抗ｒは小さくなるが、スル
ー・ホールの占有面積は増大し集積度は損われ
る。しかもパターンの微細化はますます強まる傾
向にあり、これに伴つてスルー・ホール自身の大
きさも小さくなることはあつても大きくなること
はない。一般にスルー・ホールの抵抗分はその大
きさが小さくなるにつれて急速に増大するのでま
すます深刻さを増しており、特に差動増幅器のオ
フ・セツト電圧の発生に代表されるように高精度
のインピーダンス整合が要求されるアナログ半導
体装置には致命的な欠陥を与える。また高出力の
高速度集積回路分野では、スルー・ホールによる
電圧降下が無視し得ない状態となつて来ている。
以上述べたスルー・ホール抵抗による配線インピ
ーダンスの不整合は、回路素子間を結ぶ配線径路
網の全てにわたる共通の問題で、一般的にはスル
ー・ホール挿入個数の不平衡によるインピーダン
ス不整合が各配線径路網間におこる。
構成した場合の従来の接続回路図およびその等価
回路図である。差動回路を構成するトランジスタ
Q1およびQ2の一方のトランジスタQ1のエミツタ
接続配線は、スルー・ホール１を経て第２層にあ
がりスルー・ホール２を経て再び第１層に戻り、
他方のトランジスタQ2のエミツタ接続配線と点
Ａで定電流回路３に共通接続される。この場合ス
ルー・ホールはホールの大きさにもよるが通常１
個当り約0.1Ωの抵抗を有するので、トランジス
タQ1のエミツタ側には約0.2Ωの抵抗ｒが挿入さ
れたことと等価となり、トランジスタQ1および
Q2の特性とは関係なくオフ・セツト電圧Io×ｒ
による平衡崩れをおこす。ここでスルー・ホール
を大きく設計すると抵抗ｒは小さくなるが、スル
ー・ホールの占有面積は増大し集積度は損われ
る。しかもパターンの微細化はますます強まる傾
向にあり、これに伴つてスルー・ホール自身の大
きさも小さくなることはあつても大きくなること
はない。一般にスルー・ホールの抵抗分はその大
きさが小さくなるにつれて急速に増大するのでま
すます深刻さを増しており、特に差動増幅器のオ
フ・セツト電圧の発生に代表されるように高精度
のインピーダンス整合が要求されるアナログ半導
体装置には致命的な欠陥を与える。また高出力の
高速度集積回路分野では、スルー・ホールによる
電圧降下が無視し得ない状態となつて来ている。
以上述べたスルー・ホール抵抗による配線インピ
ーダンスの不整合は、回路素子間を結ぶ配線径路
網の全てにわたる共通の問題で、一般的にはスル
ー・ホール挿入個数の不平衡によるインピーダン
ス不整合が各配線径路網間におこる。
第２図ａおよびｂは、それぞれ共通分岐点を持
たない複数個の配線径路網間および共通分岐点を
持つ配線径路網間のスルー・ホール抵抗によるイ
ンピーダンス不整合を説明する図である。すなわ
ち、スルー・ホール４，５，……naが挿入された
配線径路網1 1、スルー・ホールを全く持たな
い配線径路網2 2、１個のスルー・ホール６を
持つ配線径路網3 3の間には、それぞれ大きな
インピーダンス不整合の問題がおきる。またスル
ー・ホール７，８，……nbが挿入された配線径路
網、１個のスルー・ホール９を持つ配線径路
網AC、スルー・ホールを全く持たない配線径路
網ADの間にも全く同様なことが生じる。従つ
て、若しこれら配線径路網間に前述の差動回路の
ように厳格なインピーダンス整合が要求される場
合であれば、これらの布線構造を持つ半導体装置
は、シヨツク音雑音の発生、歪率の劣化、対称回
路のアンバランスによる回路動作不良などさまざ
まな障害を生じる。
たない複数個の配線径路網間および共通分岐点を
持つ配線径路網間のスルー・ホール抵抗によるイ
ンピーダンス不整合を説明する図である。すなわ
ち、スルー・ホール４，５，……naが挿入された
配線径路網1 1、スルー・ホールを全く持たな
い配線径路網2 2、１個のスルー・ホール６を
持つ配線径路網3 3の間には、それぞれ大きな
インピーダンス不整合の問題がおきる。またスル
ー・ホール７，８，……nbが挿入された配線径路
網、１個のスルー・ホール９を持つ配線径路
網AC、スルー・ホールを全く持たない配線径路
網ADの間にも全く同様なことが生じる。従つ
て、若しこれら配線径路網間に前述の差動回路の
ように厳格なインピーダンス整合が要求される場
合であれば、これらの布線構造を持つ半導体装置
は、シヨツク音雑音の発生、歪率の劣化、対称回
路のアンバランスによる回路動作不良などさまざ
まな障害を生じる。
（発明の目的）
本発明の目的は、上記の情況に鑑み、スルー・
ホール接続される多層配線による複数個の配線径
路網を任意のインピーダンス比率に設定する量的
布線構造を備えた半導体装置を提供することであ
る。
ホール接続される多層配線による複数個の配線径
路網を任意のインピーダンス比率に設定する量的
布線構造を備えた半導体装置を提供することであ
る。
（発明の構成）
本発明の半導体装置は、多層配線による複数個
の配線径路網の少くともその一つにダミー・スル
ー・ホールが挿入され、スルー・ホール接続され
る他の配線径路網との間を任意のインピーダンス
比率に設定する布線構造を備えることを含んで構
成される。
の配線径路網の少くともその一つにダミー・スル
ー・ホールが挿入され、スルー・ホール接続され
る他の配線径路網との間を任意のインピーダンス
比率に設定する布線構造を備えることを含んで構
成される。
（発明の効果）
本発明によれば、スルー・ホールを全く有しな
いかまたは比較的挿入個数の少ない配線径路網に
は、適宜必要な個数だけのダミー・スルー・ホー
ルが挿入されるので、配線径路網間のインピーダ
ンスを等しく設定することも、また１：ｎ或いは
１：１／ｍの如き規定比率を持たせて設定するこ
とも自由に行うことができる。またダミー・・ホ
ール間には通常配線が通らないので、複数個を互
いに隣接させて設けることができる。また必ずし
も大きさを揃える必要性もなく、適宜大小を組合
わせて挿入できるので、挿入個数が多い場合であ
つても集積回路の集積度をそれ程損うことはな
い。以下図面を参照して詳細に説明する。
いかまたは比較的挿入個数の少ない配線径路網に
は、適宜必要な個数だけのダミー・スルー・ホー
ルが挿入されるので、配線径路網間のインピーダ
ンスを等しく設定することも、また１：ｎ或いは
１：１／ｍの如き規定比率を持たせて設定するこ
とも自由に行うことができる。またダミー・・ホ
ール間には通常配線が通らないので、複数個を互
いに隣接させて設けることができる。また必ずし
も大きさを揃える必要性もなく、適宜大小を組合
わせて挿入できるので、挿入個数が多い場合であ
つても集積回路の集積度をそれ程損うことはな
い。以下図面を参照して詳細に説明する。
（実施例の説明）
第３図および第４図は、本発明を差動増幅器に
実施した場合の一実施例をそれぞれ示す布線構造
図で、第１図と共通するものには同一符号が付さ
れている。第３図の実施例では、トランジスタ
Q1のエミツタに接続された２つのスルー・ホー
ル１および２に対応してトランジスタQ2のエミ
ツタ側に挿入されたダミー・スルー・ホール１０
および１１を含み、第４図の実施例では、１つの
スルー・ホール１２を共通としてトランジスタ
Q2のエミツタ側に挿入されたダミー・スルー・
ホール１１を含む。この布線構造によれば定電流
回路３から見たエミツタ側インピーダンスはそれ
ぞれ等しく設定されているので、第１図ａにおけ
るが、如き布線によるオフセツト電圧は発生しな
い。また本実施例で明らかなように、ダミー・ス
ルー・ホールの挿入場所は任意に選択することが
可能である。すなわち、他の回路配線が交叉する
場所では、第３図のように２つのダミー・スル
ー・ホールに分けてこの上で交叉させるのがよ
く、また交叉させるべき配線が無い場合には第４
図の布線構造をとつて面積の節減を計つた方がよ
い。
実施した場合の一実施例をそれぞれ示す布線構造
図で、第１図と共通するものには同一符号が付さ
れている。第３図の実施例では、トランジスタ
Q1のエミツタに接続された２つのスルー・ホー
ル１および２に対応してトランジスタQ2のエミ
ツタ側に挿入されたダミー・スルー・ホール１０
および１１を含み、第４図の実施例では、１つの
スルー・ホール１２を共通としてトランジスタ
Q2のエミツタ側に挿入されたダミー・スルー・
ホール１１を含む。この布線構造によれば定電流
回路３から見たエミツタ側インピーダンスはそれ
ぞれ等しく設定されているので、第１図ａにおけ
るが、如き布線によるオフセツト電圧は発生しな
い。また本実施例で明らかなように、ダミー・ス
ルー・ホールの挿入場所は任意に選択することが
可能である。すなわち、他の回路配線が交叉する
場所では、第３図のように２つのダミー・スル
ー・ホールに分けてこの上で交叉させるのがよ
く、また交叉させるべき配線が無い場合には第４
図の布線構造をとつて面積の節減を計つた方がよ
い。
第５図は本発明をマルチ・エミツタ・トランジ
スタの差動回路に実施した場合の一実施例を示す
布線構造図で、トランジスタQ1のエミツタに接
続されたスルー・ホール１および２に対応して、
トランジスタQ2′の各エミツタ側に挿入されたそ
れぞれ２個からなるダミー・スルー・ホール１３
を含む。本実施例では電流比が１：ｎの場合を示
しているが、トランジスタQ2′側に１個のスル
ー・ホールが存在するときは、トランジスタQ1
のエミツタにｎ個のダミー・スルー・ホールを並
列接続して挿入される。この場合でも定電流回路
から見たインピーダンスは平衡しオフセツト電圧
を生ずることはない。
スタの差動回路に実施した場合の一実施例を示す
布線構造図で、トランジスタQ1のエミツタに接
続されたスルー・ホール１および２に対応して、
トランジスタQ2′の各エミツタ側に挿入されたそ
れぞれ２個からなるダミー・スルー・ホール１３
を含む。本実施例では電流比が１：ｎの場合を示
しているが、トランジスタQ2′側に１個のスル
ー・ホールが存在するときは、トランジスタQ1
のエミツタにｎ個のダミー・スルー・ホールを並
列接続して挿入される。この場合でも定電流回路
から見たインピーダンスは平衡しオフセツト電圧
を生ずることはない。
第６図ａおよびｂはそれぞれ本発明におけるダ
ミー・スルー・ホールの配置図で、第１層のアル
ミ配線Alを互いに接する形で、しかも第２層の
Al配線は接しないように、又はこの逆の形で設
けることができる。従つて、ダミー・スルー・ホ
ールの集積度をあげることができる。この配置は
第５図の実施例で特に効果が大きい。
ミー・スルー・ホールの配置図で、第１層のアル
ミ配線Alを互いに接する形で、しかも第２層の
Al配線は接しないように、又はこの逆の形で設
けることができる。従つて、ダミー・スルー・ホ
ールの集積度をあげることができる。この配置は
第５図の実施例で特に効果が大きい。
第７図ａ，ｂおよびｃは、本発明の他の実施例
を示す布線構造図で、任意のインピーダンス比率
に設定する場合を示すものである。これらは何れ
も基準の配線径路網C1に対して、ダミー・スル
ー・ホールが直列または並列に挿入される。例え
ば配線径路網C4は１／ｎ、配線径路網C2および
C3はｎ：ｍに、また配線径路網C5はｎ：１／ｍ
にそれぞれ設定される。この場合ダミー・スル
ー・ホールの大きさは必ずしも一定のものである
必要はなく、任意に選択できることは既に説明し
た通りである。
を示す布線構造図で、任意のインピーダンス比率
に設定する場合を示すものである。これらは何れ
も基準の配線径路網C1に対して、ダミー・スル
ー・ホールが直列または並列に挿入される。例え
ば配線径路網C4は１／ｎ、配線径路網C2および
C3はｎ：ｍに、また配線径路網C5はｎ：１／ｍ
にそれぞれ設定される。この場合ダミー・スル
ー・ホールの大きさは必ずしも一定のものである
必要はなく、任意に選択できることは既に説明し
た通りである。
以上は、Alの２層配線について説明したが、
第１層のAl配線の代わりにポリシリコンを用い
た多層配線や、３層以上の多層配線についても容
易に拡張できる。すなわち、本発明によれば集積
度を損うことなく、スルー・ホール抵抗による配
線インピーダンスの乱れを容易に補正し得るの
で、多層配線を用いた半導体装置、特にアナログ
集積回路に実施すれば顕著な効果をあげることが
できる。
第１層のAl配線の代わりにポリシリコンを用い
た多層配線や、３層以上の多層配線についても容
易に拡張できる。すなわち、本発明によれば集積
度を損うことなく、スルー・ホール抵抗による配
線インピーダンスの乱れを容易に補正し得るの
で、多層配線を用いた半導体装置、特にアナログ
集積回路に実施すれば顕著な効果をあげることが
できる。
第１図ａおよびｂは、２層配線で差動増幅器を
構成した場合の従来の接続回路図およびその等価
回路図、第２図ａおよびｂは、それぞれ共通分岐
点を持たない複数個の配線径路網間および共通分
岐点を持つ配線径路網間のスルー・ホール抵抗に
よるインピーダンス不整合を説明する図、第３図
および第４図は本発明を差動増幅器に実施した場
合の一実施例をそれぞれ示す布線構造図、第５図
は本発明をマルチ・エミツタ・トランジスタの差
動回路に実施した場合の一実施例を示す布線構造
図、第６図ａおよびｂは、それぞれ本発明におけ
るダミー・ホールの配置図、第７図は本発明の他
の実施例を示す布線構造図である。 Q1，Q2，Q2′……トランジスタ、３……定電流
回路、１，２，４，５，６，７，８，９，１２，
na，nb……スルーホール、１０，１１，１３……
ダミー・スルー・ホール、Al……アルミ配線、
A1B1，2 2，3 3，，，，C1，C2，
C3，C4，C5……配線径路網。
構成した場合の従来の接続回路図およびその等価
回路図、第２図ａおよびｂは、それぞれ共通分岐
点を持たない複数個の配線径路網間および共通分
岐点を持つ配線径路網間のスルー・ホール抵抗に
よるインピーダンス不整合を説明する図、第３図
および第４図は本発明を差動増幅器に実施した場
合の一実施例をそれぞれ示す布線構造図、第５図
は本発明をマルチ・エミツタ・トランジスタの差
動回路に実施した場合の一実施例を示す布線構造
図、第６図ａおよびｂは、それぞれ本発明におけ
るダミー・ホールの配置図、第７図は本発明の他
の実施例を示す布線構造図である。 Q1，Q2，Q2′……トランジスタ、３……定電流
回路、１，２，４，５，６，７，８，９，１２，
na，nb……スルーホール、１０，１１，１３……
ダミー・スルー・ホール、Al……アルミ配線、
A1B1，2 2，3 3，，，，C1，C2，
C3，C4，C5……配線径路網。
Claims (1)
- 【特許請求の範囲】 １ 多層配線による複数個の配線径路網の少くと
もその一つにダミー・スルー・ホールが挿入さ
れ、スルー・ホールを介して接続される他の配線
径路網との間を任意のインピーダンス比率に設定
する布線構造を備えることを特徴とする半導体装
置。 ２ 前記ダミー・スルー・ホールが並列挿入され
ることを特徴とする特許請求の範囲第１項記載の
半導体装置。 ３ 前記ダミー・スルー・ホールの第１層金属配
線が他のダミー・スルー・ホールを介して互いに
接していることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1463184A JPH0249535B2 (ja) | 1984-01-30 | 1984-01-30 | Handotaisochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1463184A JPH0249535B2 (ja) | 1984-01-30 | 1984-01-30 | Handotaisochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160141A JPS60160141A (ja) | 1985-08-21 |
| JPH0249535B2 true JPH0249535B2 (ja) | 1990-10-30 |
Family
ID=11866542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1463184A Expired - Lifetime JPH0249535B2 (ja) | 1984-01-30 | 1984-01-30 | Handotaisochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249535B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077644U (ja) * | 1993-07-14 | 1995-02-03 | 吉野電化工業株式会社 | 哺乳用具 |
-
1984
- 1984-01-30 JP JP1463184A patent/JPH0249535B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077644U (ja) * | 1993-07-14 | 1995-02-03 | 吉野電化工業株式会社 | 哺乳用具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160141A (ja) | 1985-08-21 |
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