JPH0253983B2 - - Google Patents

Description

請求の範囲 １ ２つの入力ポートと１つの出力ポートとを備
え、前記入力ポートの各々はＮ個の入力データラ
インを有し、前記１つの出力ポートはＮ個の出力
データラインを有し、 いずれの入力ポートもまだ選択されていないと
き、前記入力ポートにおける前記Ｎ個の入力デー
タラインの任意の１つの上のアクテイブ論理信号
に応答して、一度に前記２つの入力ポートのうち
の１つだけを選択する手段と、 マルチビツトキヤラクタのビツトを、前記選択
された入力ポートから前記出力ポートへ並列にか
つ互いに同期して送る手段とをさらに備え、 前記マルチビツトキヤラクタの各々は、前記選
択された入力ポートのＮ個のうちのＭ個のデータ
ライン上のアクテイブ論理信号によつて表わさ
れ、前記Ｍは少なくとも２であり、前記Ｎは前記
Ｍよりも大きくかつ３よりも大きい、アービタ。 ２ 前記送る手段は、前記選択された入力ポート
からキヤラクタを受けかつ前記受けたキヤラクタ
を前記出力ポートへと伝達するＮビツト幅の待ち
行列を含む、請求の範囲第１項記載のアービタ。 ３ 前記入力ポートの各々は１つの入力制御ライ
ンをさらに含み、前記送る手段は前記選択された
入力ポートの前記１つの入力制御ライン上の制御
信号を発生して前記選択された入力ポートの前記
Ｎ個の入力データライン上のキヤラクタが受け入
れられかつ変化し得るときを示す手段を含む、請
求の範囲第１項記載のアービタ。 ４、前記出力ポートは１つの出力制御ラインをさ
らに含み、前記送る手段は前記１つの出力制御ラ
イン上の信号に応答して前記出力ポートの前記Ｎ
個の出力データライン上のキヤラクタを発生する
手段を含む、請求の範囲第１項記載のアービタ。 ５ 前記選択された入力ポートの前記Ｎ個の入力
データライン上の予め定められたキヤラクタを検
出し、かつそれに応答して前記出力ポートの前記
Ｎ個のデータライン上の２つのキヤラクタのうち
の１つを発生していずれの入力ポートが選択され
たかを示す手段をさらに含む、請求の範囲第１項
記載のアービタ。 ６ 前記選択された入力ポートの前記Ｎ個の入力
データライン上の予め定められたキヤラクタを検
出し、かつそれに応答して前記選択された入力ポ
ートから選択解除する手段をさらに含む、請求の
範囲第１項記載のアービタ。 ７、前記マルチビツトキヤラクタの各々は、一連
の外部的に発生されたA_S…A_SＭ…MC_EMA_A…A_A
C_EAの形式のマルチビツトキヤラクタを含み、 前記C_EMのキヤラクタが前記出力ポートに送ら
れた後直ちに前記出力ポート上の２つの選択可能
なキヤラクタのうちの１つを発生し前記一連のキ
ヤラクタが送られてきた入力ポートを識別する手
段をさらに含む、請求の範囲第１項記載のアービ
タ。 発明の背景 この発明は、アービタ（arbiter）および選択
器ならびにその回路網に関する。 一般的に、アービタは２つの入力ポートと１つ
の出力ポートとを有する論理回路であり、その動
作において、メツセージはいずれかの入力ポート
から出力ポートへと送られる。たとえば１つの先
行技術のアービタが、本願の発明者でもある
Becky J.Clarkに対して1981年２月17日に与えら
れた米国特許第4251879号に説明されている。 また一般的に、選択器は１つの入力ポートと２
つの出力ポートとを有する論理回路であり、その
動作において、メツセージは１つの入力ポートか
ら２つの出力ポートのうちの選択されたものへと
送られる。たとえば１つの先行技術の選択器が、
上と同様のBecky J.Clarkに対して1980年12月２
日に与えられた米国特許第4237447号に説明され
ている。 上述のアービタおよび選択器が有する制限は、
それらがビツトシリアルメツセージについてのみ
動作するということである。すなわち、その入力
ポートからその出力ポートへと送られるメツセー
ジは、一度に１ビツトずつである。したがつて、
それらのアービタおよび選択器が動作する最大ボ
ー速度は比較的低い。 このボー速度を上げるために、多数の上述のア
ービタおよび選択器を並列に接続することも考え
られる。しかしながらそのような並列接続の問題
点は、複数ビツトが互いに同期して並列経路を通
らないということである。その理由は、リクエス
トが同時に両方の入力ポートに到着したとき、ア
ービタは無秩序にその入力ポートのうちの一方ま
たは他方を選択するからである。したがつて、上
述のアービタおよび選択器の並列接続を通じて或
るソースから送られた複数ビツトは、予期しない
かつ非常にスクランブルされた態様でその行先に
到達する。 したがつてこの発明の主たる目的は、改良され
たアービタを提供することである。 この発明の他の目的は、複数ビツトをその入力
ポートからその出力ポートへと並列に通過させる
アービタを提供することである。 発明の概要 上述の目的および他の目的は、２つの入力ポー
ト、１つの出力ポート、選択する手段、および送
る手段を備えるアービタによつて、達成される。
入力ポートの各々はＮ個の入力データラインを有
し、出力ポートはＮ個の出力データラインを有す
る。選択する手段は、いずれの入力ポートもまだ
選択されていないとき、入力ポートにおけるＮ個
の入力データラインの任意の１つの上のアクテイ
ブ論理信号に応答して、一度に２つの入力ポート
のうちの１つだけを選択する。送る手段は、マル
チビツトキヤラクタのビツトを、選択された入力
ポートから出力ポートへ並列にかつ互いに同期し
て送る。マルチビツトキヤラクタの各々は、選択
された入力ポートのＮ個のうちのＭ個のデータラ
イン上のアクテイブ論理信号によつて表わされ、
Ｍは少なくとも２であり、ＮはＭよりも大きくか
つ３よりも大きい。

【図面の簡単な説明】

この発明の種々の特徴および利点は、以下の詳
細な説明および添付の図面を参照することによつ
てよく理解されるであろう。第１図は、この発明
により構成されたアービタのシステムを示す。第
２図は、第１図のアービタのうちの１つのブロツ
ク図である。第３図ないし第６図は、第２図のア
ービタの好ましい一実施例の詳細な論理回路図で
ある。

【発明の詳細な説明】

ここで第１図ないし第６図を参照して、この発
明の好ましい一実施例を詳細に説明する。最初
に、第１図は、この発明により構成された３つの
アービタ１０Ａ，１０Ｂ、および１０Ｃがシステ
ムとしていかに相互接続され得るかということの
一例を示す。勿論、他の任意の数のアービタおよ
び選択器が入力ポート―出力ポート形式に相互接
続されて他のシステムを形成することもできる。 アービタ１０Ａ，１０Ｂ，および１０Ｃは互い
に同一であり、文字Ａ，Ｂ、およびＣはシステム
内のこれらのアービタの位置を識別するためにだ
け付加されている。各アービタは、２つの入力ポ
ートと１つの出力ポートとを含む。第１図におい
て、参照数字11および12は各入力ポートを示し、
参照数字13は出力ポートを示す。 第１図のシステムにおいて、アービタ１０Ａお
よび１０Ｂの出力ポートは、アービタ１０Ｃの各
入力ポートと接続されている。動作において、メ
ツセージは、アービタ１０Ａおよび１０Ｂの任意
の入力ポートからアービタ１０Ｃの出力ポートへ
と送られる。各メツセージは、アービタシステム
と導入されるとき、A_S…A_SＭ…MC_EMA_A…A_AC_EA
のフオーマツトを有し、また各メツセージは、ア
ービタ１０Ｃの出力ポート１３へと送られた後
は、A_S…A_SＭ…MC_EMA_A…A_AC_EAのフオーマツト
を有する。 上述のメツセージフオーマツトにおいて、各記
号A_S，Ｍ，C_EM，C_EAおよびA_Aは１つのキヤラク
タを表わす。またこのキヤラクタは、Ｎ個のうち
のＭ個のコードによつて表わされる。すなわち、
アービタの入力ポート１１および１２の各々なら
びに出力ポート１３はＮ個のデータラインを含
み、そのデータライン上のキヤラクタは、アクテ
イブ状態にあるＮ個のうちのＭ個のライン上の信
号によつて表わされる。 また上述のメツセージフオーマツトにおいて、
記号Ｍはメツセージの本体におけるキヤラクタを
表わし、記号A_S，C_EM，C_EA、およびA_Aは制御キ
ヤラクタを表わす。制御キヤラクタA_Sは選択器
回路網（図示せず）に関連して用いられ、選択器
回路網は、もし必要ならば、アービタ１０Ｃの出
力ポート１３と接続される。制御キヤラクタC_EM
はアービタ回路網自身によつて用いられて、メツ
セージ本体の終りを示す。１つの制御キヤラクタ
A_Aが各アービタによつて発生されて、その入力
ポートのいずれをメツセージが通過するかという
ことを示す。このA_Aキヤラクタは、Ｍに対し可
能なキヤラクタの組のうちの２つの特定のキヤラ
クタC₀およびC₁である。A_Sキヤラクタもまた、
キヤラクタC₀およびC₁である。制御キヤラクタ
C_EAはアービタによつて送られて、A_Aキヤラクタ
ストリングの終りを示す。 ここで第２図に移ると、１つのアービタのブロ
ツク図が示されている。このブロツク図におい
て、信号D₀₁…D_0Nは入力ポート１１の各入力デ
ータライン上のデータ信号を表わし、信号D₁₁…
D_1Nは入力ポート１２の各入力データラインに対
するデータ信号を表わし、信号D₁…D_Nは出力ポ
ート１３の各出力データライン上のデータ信号を
表わす。 各入力ポートはまた１つの入力制御ラインを含
み、出力ポートはまた１つの出力制御ラインを含
む。信号A₀は入力ポート１１に対する入力制御
ラインン上にアービタによつて発生され、信号
A₁は入力ポート１２に対する入力制御ライン上
にアービタによつて発生され、また信号Ａは出力
ポート１３に対する出力制御ライン上にアービタ
によつて受取られる。一般的に、これらの信号
は、出力ポートのデータラインから入力ポートの
データラインへのキヤラクタの転送を調整するた
めに利用される。 第２図のアービタの好ましい一実施例の詳細な
回路図は第３図、第４Ａ図、第４Ｂ図、第４Ｃ
図、第５図、および第６図に与えられており、こ
れらの論理回路の動作をここで説明する。一般的
に、第３図および第６図は一つの入力ポートを選
択するアービタの部分を示し、第４Ａ図ないし第
４Ｃ図および第５図は選択された入力ポートから
出力ポートへとキヤラクタを送るアービタの部分
を示す。 ここで、第３図の論理回路について考察する。
この論理回路は、複数のNANDゲート２０―１
…２０―Ｎ，２１，２２，２３―１…２３―Ｎ，
および２４ないし３１ならびに２つのトランジス
タ３２Ａおよび３２Ｂを含んでおり、これらは図
示されたように相互接続されている。NANDゲ
ート２０―１ないし２０―Ｎは、入力ポート１１
から各入力データ信号D₀₁ないしD_0Nを受ける。
同様に、NANDゲート２３―１ないし２３―Ｎ
は、入力ポート１２から各入力データ信号D₁₁な
いしD_1Nを受ける。 初期状態において、入力データ信号D₀₁ないし
D_0NおよびD₁₁いしD_1Nはすべてインアクテイブ状
態にあり、この実施例においてはそれはローを意
味する。同様に初期状態において、信号R₀およ
びR₁はともにローであり、また信号S₀′，
CLEAR₀′，S₁′，CLEAR₁′、およびRESET′はす
べてハイである。この初期状態は、一定期間ロー
でありハイに変化する信号RESET′の結果として
生じる。この初期状態において、いずれの入力ポ
ートも選択されていない。 第３図の回路が上述の初期状態にあるとき、入
力ポートは、アクテイブとなるべき入力ポートに
対する入力データ信号に応答して選択される。す
なわち、入データ信号D₀₁ないしD_0Nのいずれか
１つがハイに移行すれば、入力ポート１１が選択
され、一方入力ラインD₁₁ないしD_1Nがいずれか
１つがハイに移行すれば、入力ポート１２が選択
される。 たとえば、入力データ信号D₀₁がハイに移行し
たと仮定する。それに応答して、信号R₀はハイ
に移行する。次に、ゲート２１の出力はローに移
行し、その出力は信号R₀をハイにラツチする。
ハイ信号R₀により、NANDゲート２６の出力は
ローに移行する。これによりトランジスタ３２Ａ
はターンオフし、したがつてその出力はハイに移
行する。次に信号S₀はローに移行し、そのローは
すべてのゲート２０―１ないし２０―Ｎの出力を
ハイに移行させる。また、NANDゲート２９か
らの信号S₀はハイに移行し、それによつて入力ポ
ート１１が選択されたということを示す。 一旦入力ポートが選択されると、全メツセージ
がそこを通過するまでその入力ポートは選択され
たまま留まる。したがつて、入力ポート１１は、
C_EAキヤラクタがその入力ポートによつて受取ら
れるまで選択されたまま留まる。C_EAキヤラクタ
が受取られると、第６図の回路は、第３図の回路
を上述した初期状態に戻すように動作する。この
初期状態への再帰は、この詳細な説明の最後で述
べることにする。 ここで、第４Ａ図ないし第４Ｃ図の論理回路に
ついて考察する。第４Ａ図は、Ｎビツト幅の待ち
行列の１ビツトを示す。この待ち行列は、選択さ
れた入力ポートから入力データライン上のキヤラ
クタを受け、そのキヤラクタを出力ポートの出力
データラインへと送る。NANDゲート４０〜４
７は待ち行列に対する入力バツフアを形成し、一
方NANDゲート５０〜５４は待ち行列に対する
出力バツフアを形成する。 この待ち行列はＮビツト幅である。この待ち行
列を構成するために、第４Ａ図の回路はいくらか
の変化をつけながらＮ回繰返される。この変化に
よつて、任意の選択可能な制御キヤラクタA_Aが
上述したようにメツセージ内へ挿入されることが
可能となる。すなわち、キヤラクタA_Aは、Ｎ個
のうちのＭ個の入力データラインをアクテイブ状
態に置くことによつて可能なすべての組のうちの
任意の２つのコードであり得る。これらのコード
のうちの或るものは入力ポート１１が選択された
ということを示すが、他のコードは入力ポート１
２が選択されたということを示す。 もし両方のこれらのコードのｋ番目のビツトが
１であれば、このｋ番目のビツトに対する待ち行
列は第４Ａ図に示されるように正確に形成され
る。しかしながら、もし両方のこれらのコードに
対するｋ番目のビツトが０であれば、このｋ番目
のビツトに対する待ち行列はNANDゲート４４
および４５が削除された修正を伴う第４Ａ図に示
されたものと同様である。 また、もし入力ポート１１が選択されたことを
示すコードのｋ番目のビツトが１であり、一方入
力ポート１２が選択されたことを示すコードのｋ
番目のビツトが０であれば、信号S₀がNANDゲ
ート４４および４５の入力に送られる。そしても
し入力ポート１１が選択されたことを示すコード
のｋ番目のビツトが０であり、一方入力ポート１
２が選択されたことを示すコードのｋ番目のビツ
トが１であれば、信号S₁がNANDゲート４４お
よび４５の入力に送られる。また、ゲート５４は
一度現われるだけであり、そしてその出力は
NANDゲート５０および５２のすべてに対して
与えられる。 待ち行列の出力バツフアから待ち行列の入力バ
ツフアへのフイードバツクは、第４Ｂ図の回路に
よつて与えられる。この回路は、複数のNAND
ゲート６０―１ないし６０―Ｎ，６１，６２、お
よび６３―１ないし６３―Ｘを含む。ここで、Ｘ
は一度にＭ個をとるＮ個のものの組合わせの数で
ある。 したがつて、NANDゲート６３―１ないし６
３―Ｘの各々は、出力待ち行列に存在し得るキヤ
ラクタのうちの１つを検出する。したがつて、ゲ
ート６３―１ないし６３―Ｘのうちの任意の１つ
の出力がローであれば、出力バツフアは真である
信号A_Kによつて示されるように一杯である。ま
た、ゲート６０―１ないし６０―Ｎの各々は、待
ち行列の出力バツフアにおける各ビツトを受ける
ように接続される。 選択された入力ポートのＮ個の入力データライ
ン上のキヤラクタが受入れられかつ変化し得ると
きを示すために制御信号A₀およびA₁を発生する
１つの好ましい手段が、第４Ｃ図に示されてい
る。この回路は、NANDゲート７０―１ないし
７０―Ｘ、７１―１ないし７０―Ｎ、および７２
ないし７６を含む。前と同様この表現において、
Ｘは一度にＭ個をとるＮ個のものの組合わせの数
を表わす。これらのNANDゲートはすべて図示
のように相互接続されている。 NANDゲート７０―１ないし７０―Ｘの各々
は、待ち行列の入力バツフアに存在し得る１つの
キヤラクタを検出する。したがつて、ゲート７０
―１ないし７０―Ｘの任意のものの出力でのロー
は、キヤラクタが入力バツフアに存在するという
ことを示す。また、ゲート７０―１ないし７０―
Ｎの各々は、入力待ち行列のバツフアにおける１
つの各ビツトを受けるように接続される。 ゲート７０―１ないし７０―Ｘのうちの４個は
各制御キヤラクタを検出するということに注意さ
れたい。これらのゲートは、７０―Ａ，７０―
Ｂ，７０―Ｃ、および７０―Ｄの記号が付されて
いる。ゲート７０―Ａはメツセージ制御キヤラク
タC_EMの終りを検出し、ゲート７０―Ｂはアドレ
ス制御キヤラクタC_EAの終りを検出し、またゲー
ト７０―Ｃおよび７０―Ｄは制御キヤラクタC₀
およびC₁を検出する。それらは、入力ポートの
いずれが選択されたかということを示す。これら
の制御キヤラクタのすべては、第３図および第６
図の回路によつて利用され、これらの回路の動作
を簡単に説明する。 しかしながら、まず最初に第４Ａ図ないし第４
Ｃ図の回路がいかに動作するかということをさら
に理解するために、以下のシーケンスを考察す
る。初期状態において、第４Ａ図の待ち行列に対
するすべての入力信号はインアクテイブ状態にあ
る。すなわち、信号D_0K，S₀，D_1K，S₁，および
SENDはすべてローであり、信号A_K′はハイであ
る。次に、１つの入力ポート上のハイに移行する
任意の入力データラインに応答して、いずれかの
信号S₀またはS₁はハイに移行して、第３図に関連
して説明したように選択されたポートを示す。 たとえば、信号S₀がハイに移行したと仮定す
る。次にもしｋ番目の入力データ信号D_0Kがハイ
に移行すれば、NANDゲート４０の出力はロー
に移行し、かつNANDゲート４７の出力はハイ
に移行する。NANDゲート４７は信号D_JKを発生
し、信号D_JKはNANDゲート４６および４１を通
じてフイードバツクされて、それによつて入力バ
ツフアがラツチされる。信号D_JKはまた、第４Ｃ
図の回路におけるNANDゲート７０―１ないし
７０―Ｘに送られる。そして合計Ｍビツトが待ち
行列の入力バツフアに存在すれば、これらのゲー
ト７０―１ないし７０―Ｘのうちの１つの出力は
ローに移行する。 このローによつてNANDゲート７２の出力は
ハイに移行し、このハイはNANDゲート７１―
１ないし７１―Ｎを通じてフイードバツクされ
て、それによつてNANDゲート７２の出力はハ
イにラツチされる。また、ハイ信号S₀および
NANDゲート７２の出力からのハイの同時発生
により、NANDゲート７３の出力はローになり、
またゲート７４の出力はハイになる。したがつ
て、入力制御信号A₀はハイに移行して、入力デ
ータライン上のキヤラクタが受取られかつ今変化
し得るということを示す。 次に、キヤラクタがいかに入力バツフアから出
力バツフアへと転送されるかということのシーケ
ンスを考察する。最初は、出力バツフア制御信号
Ａはハイであると仮定する。この状態では、
NANDゲート５４の出力はローであり、このロ
ーはバツフアの内容が出力バツフアへ転送される
ことをブロツクする。しかしながら、信号Ａがロ
ーに移行すれば、NANDゲート５４の出力はハ
イに移行する。そして次にNANDゲート５０の
入力での２つのハイの同時発生により、そのゲー
トはローに移行し、そのローによりNANDゲー
ト５３の出力はハイに移行される。このハイは
NANDゲート５１および５２を通じてフイード
バツクされて、それにより出力バツフアはラツチ
される。 次にすべての出力バツフアデータ信号D_Kは、
第４Ｂ図のNANDゲート６３―１ないし６３―
Ｘに送られる。そしてこれらの信号のＭ個がハイ
であれば、NANDゲート６３―１ないし６３―
Ｘのうちの１つの出力がローに移行する。このロ
ーは、NANDゲート６１の出力をハイに強制す
る。そしてのハイは、NANDゲート６０―１な
いし６０―Ｎによつて与えられるフイードバツク
を通じてラツチされる。 NANDゲート６１の出力のハイは、ゲート６
２の出力をローに強制し、このローにより次に
NANDゲート４６および４０の出力がハイに移
行される。ハイに変化したA₀に応答してD_0Kがロ
ーに変化すれば、NANDゲート４１の出力はハ
イに変化して、それによつてNANDゲート４７
はローに移行する。すべての入力バツフアデータ
ビツトD_JKは、NANDゲート７０―１ないし７０
―Ｎに送られる。そしてすべての信号D_JKがロー
であれば、すべてのNANDゲート７０―１ない
し７０―Ｎの出力はハイに移行し、それによつて
NANDゲート７２の出力をローに強制する。こ
のことは次に入力制御信号A₀をローに強制し、
このローは入力バツフアがクリアされて新たなキ
ヤラクタが入力データラインに存在し得るという
ことを示す。また、NANDゲート７２の出力の
ローはNANDゲート７０―１ないし７０―Ｎに
よつて与えられるフイードバツクをその初期状態
に戻し、それによつて第４Ｃ図の回路はその初期
状態に戻される。 ここで、キヤラクタがいかにして待ち行列の出
力バツフアから除去されるかということを考察す
る。最初に、出力制御信号Ａはハイに移行する。
このことは次にNANDゲート５４の出力をロー
に強制し、これはNANDゲート５０および５２
によつて与えられるフイードバツクを遮断し、そ
れによつてそれらはハイに変化する。入力バツフ
アのクリアの結果としてD_JKがローに変化すると、
NANDゲート５０および５１はハイに変化する。
NANDゲート５０，５１、および５２がすべて
ハイであると、出力信号D_Kはローに移行する。
NANDゲート６０―１ないし６０―Ｎおよび６
３―１ないし６３―Ｘは、待ち行列の出力バツフ
アのすべてのビツトにおけるローを検出する。そ
してこのローが検出されると、NANDゲート６
１の出力はローに移行する。このことは次に
NANDゲート６０―１ないし６０―Ｎによつて
与えられるフイードバツクをその初期状態に戻
し、かつ第４Ｂ図の回路をその初期状態に戻す。
また、NANDゲート６２の出力はハイに移行し、
それによつて新たなキヤラクタが待ち行列の入力
バツフアによつて受けられることを可能にする。 キヤラクタは、制御キヤラクタC_EMが入力バツ
フアに受けられるまで、待ち行列の入力バツフア
から待ち行列の出力バツフアへと上述の態様で送
られ続ける。制御キヤラクタC_EMが受けられる
と、このC_EMキヤラクタは出力バツフアへと送ら
れ、１つの制御キヤラクタA_Aが第５図の回路に
よつて待ち行列の入力バツフアにおいて発生され
る。このキヤラクタA_Aは内部的に発生されるの
で、入力制御信号A₀はそれに対し全く送られな
い。次に内部的に発生された制御キヤラクタA_A
が入力バツフアから出力バツフアへと送られた
後、入力制御信号A₀はローに強制されて、それ
によつてシステム内の任意の先行するアービタに
よつて発生された他の制御キヤラクタA_Aが待ち
行列を通じて移動することを可能にする。 詳細には、上述のシーケンスは以下のようにし
て起こる。最初に、信号D_0Kがハイに移行し、そ
れによつて待ち行列の入力バツフアからの信号
D_JKがハイに移行される。すべて信号D_JKは、第４
Ｃ図のNANDゲート７０―１ないし７０―Ｘに
送られる。そしてそこでNANDゲート７０―Ａ
は、制御キヤラクタC_EMを検出する。NANDゲー
ト７０―Ａの出力はNANDゲート７２の入力に
直接には行かず、第５図の回路内のNANDゲー
ト８０の入力に送られるということに注意された
い。全体的な第５図の回路はNANDゲート８０
ないし９１からなり、それらは図示のように相互
接続されている。 NANDゲート８１の出力は、NANDゲート７
０―Ａによる制御信号C_EMの検出に応答して、ハ
イに強制される。そしてこのハイは、NANDゲ
ート８３の出力をローに強制する。NANDゲー
ト８３の出力は、NANDゲート８１および８２
を通じてその入力にフイードバツクされる。した
がつて、NANDゲート８３の出力のローはラツ
チされる。また、NANDゲート８３の出力のロ
ーは、第４Ｃ図のNANDゲート７２に対し信号
EM_B′として送られる。これによりNANDゲート
７２の出力はハイに強制され、このハイにより次
に入力制御信号A₀はハイに移行される。 ハイに移行する信号A₀に応答して、すべての
入力データビツトD_0Kはローに移行する。そして
信号A_K′が、入力バツフアの内容が出力バツフア
に転送されてしまつたということを示すローに移
行すると、待ち行列の入力バツフア内のすべての
信号D_JKはローに移行する。通常はこのことが起
こると、第４Ｃ図におけるNANDゲート７２は
ローに変化し、したがつて入力制御信号A₀はロ
ーに移行する。しかしこの場合においては、
NANDゲート８３からの信号EM_B′はローにラツ
チされており、またこの信号はNANDゲート７
２へと送られるので、入力制御信号A₀はハイに
留まる。 しかしながら、待ち行列の入力バツフアからの
信号D_JKがローに移行すると、NANDゲート７０
―Ａの出力はハイに移行する。この出力は第５図
の回路のNANDゲート８５に送られ、したがつ
てNANDゲート８５の出力はローに移行する。
このことは次にNANDゲート８６からのSEND
信号をハイに強制し、かつNANDゲート８９の
出力をハイに強制する。 待ち行列の入力バツフアのNANDゲート４４
は、SEND信号およびA_K′信号を受けるように接
続される。したがつて、信号A_K′がハイに移行す
ると、このことは出力バツフアが空であることを
示し、NANDゲート４４の出力はローに移行す
る。これにより入力バツフアの信号D_JKはハイに
セツトされる。ここで、待ち行列の入力バツフア
に対し４つのバリエーシヨンが存在するというこ
とを思い起こされたい。そしてこれらのバリエー
シヨンは、上に説明したように、任意の２つのコ
ードC₀およびC₁がSEND信号に応答して入力バ
ツフアにおいて制御キヤラクタA_Aとして発生さ
れることを可能にする。これらの２つのコード
は、いずれの入力ポートが選択されたかというこ
とを示す。 第４Ｃ図のNANDゲート７０―Ｃおよび７０
―Ｄは、入力バツフアにおけるコードC₀および
C₁の存在を検出する。そしてこれらのNANDゲ
ートの出力は、第５図の回路におけるNANDゲ
ート８７および８８に送られる。したがつて、こ
れらの制御キヤラクタのいずれかが入力バツフア
に存在すれば、NANDゲート８７および８８の
出力はハイに移行し、このハイは次にNANDゲ
ート９０の出力をローに強制する。 NANDゲート９０の出力のローは、NANDゲ
ート８８および８９によつてラツチされる。そし
てこのローはまた、NANDゲート９１の出力か
らハイを強制する。次にNANDゲート９１から
のこのハイは、NANDゲート８３からの出力を
ハイに強制する。次にNANDゲート８３の出力
からのこのハイは、NANDゲート８６からの
SEND信号ローに強制する。 入力バツフアにおいて発生された制御キヤラク
タが出力バツフアに転送された後、信号A_K′はロ
ーに移行する。これによつて入力バツフアはクリ
アされ、そしてすべての信号D_JKはローに移行す
る。次に、第４Ｃ図のNANDゲート７０―Ｃお
よび７０―Ｄの出力はハイに移行する。また、
NANDゲート７１―１ないし７１―Ｎのすべて
の出力はハイに移行する。信号C₀′およびC₁′は、
第５図の回路のNANDゲート８７の入力でハイ
に移行する。そしてこのことは次に、NANDゲ
ート９０の出力をハイに強制する。信号CLEAR
D′のハイによりNANDゲート７２はローに移行
され、また入力制御信号A₀はローに移行し、そ
れによつて他のキヤラクタが今入力データライン
に受けられ得るということを示す。CLEAR
D′のハイによりNANDゲート９１はローに変化
し、それによつて第５図の回路をその初期状態に
戻す。 その後制御キヤラクタC_EAは、最終的には入力
待ち行列に受けられる。この制御キヤラクタは、
選択された入力ポートからの伝送が完了したとい
うことを示す。したがつて、制御キヤラクタC_EA
を出力ポートへ送ることに加えて、アービタは入
力ポートから選択解除されなければならない。こ
のことは以下のようにして行なわれる。 最初に、制御キヤラクタC_EAは第４Ｃ図の
NANDゲート７０―Ｂによつて入力待ち行列に
おいて検出され、このNANDゲートの出力は第
６図の回路におけるNANDゲート１００に送ら
れる。この全体的な回路はNANDゲート１００
ないし１１６からなつており、それらは図示のご
とく相互接続されている。 NANDゲート１００の入力のローはこのゲー
トの出力をハイに強制し、このハイは次に
NANDゲート１０２の出力をローに強制する。
このローは、ゲート１００によつて与えられるフ
イードバツクによつてラツチされる。またこのロ
ーは、第４Ｃ図の回路のNANDゲート７２に送
り返され、そして次に入力制御信号A₀をハイに
強制する。これにより、入力データライン上の制
御キヤラクタC_EAが除去されることが可能となる。 キヤラクタC_EAが入力バツフアから出力バツフ
アへと転送されてしまつた後、信号A_K′はローに
移行する。このことは、入力データラインからの
キヤラクタC_EAの除去と組合わされて、待ち行列
の入力バツフアからの信号D_JKをローに強制する。
したがつて、制御キヤラクタC_EAを検出する第４
Ｃ図のNANDゲート７０―Ｂの出力はハイに移
行する。このハイは第６図の回路のNANDゲー
ト１０４によつて受けられ、それによつてその出
力はローに移行する。次にこのローによつて
NANDゲート１０８の出力はハイに移行し、ま
たこのハイはNANDゲート１０５，１０６，お
よび１０７によつて与えられるフイードバツクに
よつてラツチされる。 NANDゲート１０８の出力のハイにより、
NANDゲート１０９の出力はローに移行される。
このローは、信号CLEAR₀′として、第３図の回
路に送られる。そこで、信号CLEAR₀′は、
NANDゲート２０―１ないし２０―Ｎおよび
NANDゲート２１の出力がハイに移行するよう
に強制し、したがつて信号R₀はローに移行する。
このローは次にNANDゲート２６の出力をハイ
に強制し、このハイにより他の入力ポートが
NANDゲート２７を通じて選択されることが可
能となる。しかしながら、この他の入力ポートの
選択は、NANDゲート３０上の信号CLEAR₀′の
ローにより一時的にブロツクされる。 信号CLEAR₀′はまた、第６図の回路のNAND
ゲート１１６に送られる。そしてローであるこの
信号は、NANDゲート１１６の出力をハイに強
制する。これによりNANDゲート１０１の出力
はローになり、このローによりNANDゲート１
０２の出力はハイとなる。NANDゲート１０２
はNANDゲート１０３をローに変化させ、かつ
第４Ｃ図のNANDゲート７２に信号EA_B′に送
る。したがつてNANDゲート７２はハイに移行
し、このハイは次に入力制御信号A₀をローに強
制し、かつ信号AQのローが第６図の回路に送ら
れるようにする。したがつて、前に選択された入
力ポートは、その初期状態に戻される。 また、第３図の回路におけるNANDゲート２
６の出力のハイに応答して、トランジスタ３２は
ターンオンする。したがつて、NANDゲート２
９の出力はローに移行する。NANDゲート２９
の出力は、第６図のNANDゲート１０４および
１０５に送られる。したがつて、これらの
NANDゲートの出力はハイに移行し、このハイ
は次にNANDゲート１０９からのCLEAR₀′信号
をハイに強制する。NANDゲート１１６はロー
に変化し、またNANDゲート１０１はハイに変
化する。このことは第６図の回路をその初期状態
に戻し、そしてそれはまた第３図のNANDゲー
ト３０からブロツキング信号を除去し、対応する
入力ポートが選択されることを可能にするる。 この発明の好ましい一実施例が詳細に説明され
てきた。しかしながら、多くの変更や修正がこの
発明の特徴および精神から逸脱することなくなさ
れ得る。したがつて、この発明は上述の実施例に
限定されるものではなく、添付の請求の範囲によ
つて規定されるべきものであるということを理解
されたい。