JPH026159B2 - - Google Patents
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- JPH026159B2 JPH026159B2 JP17167981A JP17167981A JPH026159B2 JP H026159 B2 JPH026159 B2 JP H026159B2 JP 17167981 A JP17167981 A JP 17167981A JP 17167981 A JP17167981 A JP 17167981A JP H026159 B2 JPH026159 B2 JP H026159B2
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- 230000005669 field effect Effects 0.000 claims description 18
- 230000000295 complement effect Effects 0.000 claims description 10
- 230000015654 memory Effects 0.000 description 19
- 230000007257 malfunction Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はメモリの行デコーダ回路に関する。
非同期型のリードオンメモリーは一般に同期型
のリードオンメモリーと比較して高速で動作を行
なうが消費電力が大きいという欠点があつたが、
近年、リードオンメモリーの大容量化に伴つてそ
の消費電力の大部分を占める行デコーダー回路の
低消費電力化が必要となつてきた。以下に、ま
ず、従来の行デコーダー回路の構成動作および問
題点を述べ、次に本発明の行デコーダー回路を実
施例を用いて構成動作および長所について述べる
が、説明の都合上、回路はＮチヤンネルのMOS
型電界効果トランジスタ（MOS FET）を用い
て構成されているものとする。
のリードオンメモリーと比較して高速で動作を行
なうが消費電力が大きいという欠点があつたが、
近年、リードオンメモリーの大容量化に伴つてそ
の消費電力の大部分を占める行デコーダー回路の
低消費電力化が必要となつてきた。以下に、ま
ず、従来の行デコーダー回路の構成動作および問
題点を述べ、次に本発明の行デコーダー回路を実
施例を用いて構成動作および長所について述べる
が、説明の都合上、回路はＮチヤンネルのMOS
型電界効果トランジスタ（MOS FET）を用い
て構成されているものとする。
第１図はマトリクス状に構成されたメモリーセ
ルアレイを駆動する行デコーダーのうちの一単位
回路を切り出したものであり、従来の行デコーダ
ー回路の構成を説明するためのものである。行デ
コーダー回路はアクテイブ状態ではアドレス情報
により設定され、パワーダウン状態等のスタンバ
イ状態（以下パワーダウン状態と言及する）では
接地レベルとなるアドレス情報信号A1〜ANを入
力とするNOR回路１１と、定電圧電源Vcと接地
との間に直列に構成されたエンハンメントMOS
FET（Ｅ−MOS FET）１２およびＥ−MOS
FET１３と、やはり定電圧電源Vcと接地との間
に直列に構成されたデイプレシヨン型MOS
FET（以下Ｄ−MOS FETと略す）１４およびＥ
−MOS FET１５から成り、NOR回路の出力は
Ｅ−MOS FET１３のゲートおよびＤ−MOS
FET１４のゲートに接続され、Ｅ−MOS FET
１２のゲートには、アクテイブ状態でVcレベル、
パワーダウン状態で接地レベルとなる信号ACT
が接続され、Ｅ−MOS FET１２とＥ−MOS
FET１３の接続点がＥ−MOS FET１５のゲー
トに接続され、Ｄ−MOS FET１４とＥ−MOS
FET１５の接続点が行デコーダー回路１の出力
となつている。一般に行デコーダー回路１はマト
リクス状に配列されたメモリーセルアレイの行方
向の選択を行ない、別のアドレス情報により列線
の選択が行なわれマトリクスの交点に蓄えられて
いる情報を列線に読み出す。例えば、行線２と列
線３の交点の情報を読み出す場合には行デコーダ
ー１の出力即ち行線２がVcレベルとなるように
アドレス情報を設定し、また別のアドレス情報で
列線３を選んで電荷を供給してやると、例えば第
１図の如く、メモリーセル４のドレインが列線３
に接続されている場合には電荷はメモリーセル４
を通して接地に流れるので列線３の電位は接地レ
ベルに近くなり、逆にメモリーセル４のドレイン
が列線に接続されていない場合には電荷が流れる
経路が存在しないので列線３の電位は上昇する。
従つて列線３の電位を検出することにより情報を
読み出すことができる。ところで行デコーダー回
路の従来例である第１図の行デコーダー回路１の
動作について説明すると、アクテイブ状態即ち
ACTがVcレベルの時には、Ｅ−MOS FET１２
は導通であるのでＥ−MOS FET１３はインバ
ーター回路として働く。従つてアドレス情報信号
A1〜ANのうち少なくとも１個がVcレベルの時に
はNOR回路１１の出力は接地レベルとなり、Ｅ
−MOS FET１２とＥ−MOS FET１３の接続
点の電位はVcレベルとなるので、行デコーダー
回路１の出力は接地レベルとなり、行線３は非選
択となる。次にアドレス情報信号A1〜ANのすべ
てが接地レベルの時にはNOR回路１１の出力は
Vcレベルとなり、Ｅ−MOS FET１２とEMOS
FET１３の接続点の電位は接地レベルとなるの
で、行デコーダー回路１の出力はVcレベルとな
り、行線３は選択される。パワーダウン状態すな
わちACTが接地レベルの時にはアドレス情報信
号A1〜ANはすべて接地レベルとなり、NOR回路
１１の出力はVcレベルとなり、Ｅ−MOS FET
１２とＥ−MOS FET１３の接続点の電位は接
地レベルとなり、Ｄ−MOS FET１４とＥ−
MOS FET１５の接続点すなわち行デコーダー
回路１の出力はVcレベルとなる。この時NOR回
路１１はアドレス情報信号A1〜ANがすべて接地
レベルであり、またＥ−MOS FET１２および
Ｅ−MOS FET１５が非導通であるので行デコ
ーダー回路１全体としての消費電力はゼロとな
る。
ルアレイを駆動する行デコーダーのうちの一単位
回路を切り出したものであり、従来の行デコーダ
ー回路の構成を説明するためのものである。行デ
コーダー回路はアクテイブ状態ではアドレス情報
により設定され、パワーダウン状態等のスタンバ
イ状態（以下パワーダウン状態と言及する）では
接地レベルとなるアドレス情報信号A1〜ANを入
力とするNOR回路１１と、定電圧電源Vcと接地
との間に直列に構成されたエンハンメントMOS
FET（Ｅ−MOS FET）１２およびＥ−MOS
FET１３と、やはり定電圧電源Vcと接地との間
に直列に構成されたデイプレシヨン型MOS
FET（以下Ｄ−MOS FETと略す）１４およびＥ
−MOS FET１５から成り、NOR回路の出力は
Ｅ−MOS FET１３のゲートおよびＤ−MOS
FET１４のゲートに接続され、Ｅ−MOS FET
１２のゲートには、アクテイブ状態でVcレベル、
パワーダウン状態で接地レベルとなる信号ACT
が接続され、Ｅ−MOS FET１２とＥ−MOS
FET１３の接続点がＥ−MOS FET１５のゲー
トに接続され、Ｄ−MOS FET１４とＥ−MOS
FET１５の接続点が行デコーダー回路１の出力
となつている。一般に行デコーダー回路１はマト
リクス状に配列されたメモリーセルアレイの行方
向の選択を行ない、別のアドレス情報により列線
の選択が行なわれマトリクスの交点に蓄えられて
いる情報を列線に読み出す。例えば、行線２と列
線３の交点の情報を読み出す場合には行デコーダ
ー１の出力即ち行線２がVcレベルとなるように
アドレス情報を設定し、また別のアドレス情報で
列線３を選んで電荷を供給してやると、例えば第
１図の如く、メモリーセル４のドレインが列線３
に接続されている場合には電荷はメモリーセル４
を通して接地に流れるので列線３の電位は接地レ
ベルに近くなり、逆にメモリーセル４のドレイン
が列線に接続されていない場合には電荷が流れる
経路が存在しないので列線３の電位は上昇する。
従つて列線３の電位を検出することにより情報を
読み出すことができる。ところで行デコーダー回
路の従来例である第１図の行デコーダー回路１の
動作について説明すると、アクテイブ状態即ち
ACTがVcレベルの時には、Ｅ−MOS FET１２
は導通であるのでＥ−MOS FET１３はインバ
ーター回路として働く。従つてアドレス情報信号
A1〜ANのうち少なくとも１個がVcレベルの時に
はNOR回路１１の出力は接地レベルとなり、Ｅ
−MOS FET１２とＥ−MOS FET１３の接続
点の電位はVcレベルとなるので、行デコーダー
回路１の出力は接地レベルとなり、行線３は非選
択となる。次にアドレス情報信号A1〜ANのすべ
てが接地レベルの時にはNOR回路１１の出力は
Vcレベルとなり、Ｅ−MOS FET１２とEMOS
FET１３の接続点の電位は接地レベルとなるの
で、行デコーダー回路１の出力はVcレベルとな
り、行線３は選択される。パワーダウン状態すな
わちACTが接地レベルの時にはアドレス情報信
号A1〜ANはすべて接地レベルとなり、NOR回路
１１の出力はVcレベルとなり、Ｅ−MOS FET
１２とＥ−MOS FET１３の接続点の電位は接
地レベルとなり、Ｄ−MOS FET１４とＥ−
MOS FET１５の接続点すなわち行デコーダー
回路１の出力はVcレベルとなる。この時NOR回
路１１はアドレス情報信号A1〜ANがすべて接地
レベルであり、またＥ−MOS FET１２および
Ｅ−MOS FET１５が非導通であるので行デコ
ーダー回路１全体としての消費電力はゼロとな
る。
第１図の従来例の行デコーダー回路は、アクテ
イブ状態においてはNOR回路プラスプツシユプ
ル回路の形となつており、消費電力の低減を図つ
ているが、アドレス情報信号がＮ本の場合には
（2N−１）個のNOR回路と１個のＥ−MOS FET
１２およびＥ−MOS FET１３の直列回路と（2N
−１）個のＤ−MOS FET１４およびＥ−MOS
FET１５の直列回路に電流が流れるためにかな
り大きな電力を消費するという欠点があつた。Ｄ
−MOS FET１４の閾値電圧をゼロボルトに近
い値に設定することにより、（2N−１）個のＤ−
MOS FET１４とＥ−MOS FET１５の直列回
路に流れる電流はほぼ無視される程度に更に低減
できるが、（2N−１）個のNOR回路での消費電力
は改善する手段がなく、メモリーの容量が大きく
なるに比例して行デコーダー回路の消費電力が増
大することが避けられないという欠点があつた。
また、第１図の従来例の回路では、パワーダウン
状態において行デコーダー回路１の出力すなわち
行線２はVcレベルとなるが、パワーダウン状態
からアクテイブ状態に移行すると2N個の行デコー
ダー回路のうち選択された１個を除き、他のすべ
ての行デコーダー回路の出力は接地レベルに落ち
るので、この時にメモリーセル４のゲート絶縁膜
容量を介して列線３の電位を負方向に引くために
誤動作が生じたり、高速動作が阻害されたりする
ため、第１図の従来例の回路の如く、パワーダウ
ン状態において出力がVcレベルになる行デコー
ダー回路は本来好ましくなかつた。
イブ状態においてはNOR回路プラスプツシユプ
ル回路の形となつており、消費電力の低減を図つ
ているが、アドレス情報信号がＮ本の場合には
（2N−１）個のNOR回路と１個のＥ−MOS FET
１２およびＥ−MOS FET１３の直列回路と（2N
−１）個のＤ−MOS FET１４およびＥ−MOS
FET１５の直列回路に電流が流れるためにかな
り大きな電力を消費するという欠点があつた。Ｄ
−MOS FET１４の閾値電圧をゼロボルトに近
い値に設定することにより、（2N−１）個のＤ−
MOS FET１４とＥ−MOS FET１５の直列回
路に流れる電流はほぼ無視される程度に更に低減
できるが、（2N−１）個のNOR回路での消費電力
は改善する手段がなく、メモリーの容量が大きく
なるに比例して行デコーダー回路の消費電力が増
大することが避けられないという欠点があつた。
また、第１図の従来例の回路では、パワーダウン
状態において行デコーダー回路１の出力すなわち
行線２はVcレベルとなるが、パワーダウン状態
からアクテイブ状態に移行すると2N個の行デコー
ダー回路のうち選択された１個を除き、他のすべ
ての行デコーダー回路の出力は接地レベルに落ち
るので、この時にメモリーセル４のゲート絶縁膜
容量を介して列線３の電位を負方向に引くために
誤動作が生じたり、高速動作が阻害されたりする
ため、第１図の従来例の回路の如く、パワーダウ
ン状態において出力がVcレベルになる行デコー
ダー回路は本来好ましくなかつた。
本発明の目的は、アクテイブ状態における電力
消費が従来回路より小さく、パワーダウン状態に
おける電貨消費は従来回路と同じくゼロであり、
更に誤動作が生じたり高速動作が阻害されたりし
ないようにパワーダウン状態においてその出力が
接地レベルに近い値とすることができる行デコー
ダー回路を提供することにある。本発明によると
メモリ回路は、複数の行線を有し、各行線は複数
である所定数毎に組分けされ、各組の行線に対し
て、選択レベル又は非選択レベルを出力する組選
択回路と、１つのみが選択レベルとなり他は非選
択レベルをとる上記所定数の第１の信号と、上記
第１の信号に対してそれぞれ相補関係にある上記
所定数の第２の信号と、上記所定数の第１の電界
効果トランジスタと、上記所定数の第２の電界効
果トランジスタとを有し、該第１のトランジスタ
の各々は該行線の１つに接続されかつ該組選択回
路の出力と該第１の信号の１つとを受けて上記組
選択回路の出力および上記１つの第１の信号が共
に選択レベルである時にのみ上記１つの行線を選
択駆動し、上記第２のトランジスタの各々は行線
の１つと非選択レベルを与える電源との間に接続
されゲートにこの行線に接続された上記１つの第
１のトランジスタに印加されている１つの第１の
信号とは相補関係にある第２の信号の１つが印加
され、上記１つの第１のトランジスタが非導通の
ときには上記１つの第２のトランジスタが導通し
て上記１つの行線に非選択レベルを供給すること
を特徴とする。
消費が従来回路より小さく、パワーダウン状態に
おける電貨消費は従来回路と同じくゼロであり、
更に誤動作が生じたり高速動作が阻害されたりし
ないようにパワーダウン状態においてその出力が
接地レベルに近い値とすることができる行デコー
ダー回路を提供することにある。本発明によると
メモリ回路は、複数の行線を有し、各行線は複数
である所定数毎に組分けされ、各組の行線に対し
て、選択レベル又は非選択レベルを出力する組選
択回路と、１つのみが選択レベルとなり他は非選
択レベルをとる上記所定数の第１の信号と、上記
第１の信号に対してそれぞれ相補関係にある上記
所定数の第２の信号と、上記所定数の第１の電界
効果トランジスタと、上記所定数の第２の電界効
果トランジスタとを有し、該第１のトランジスタ
の各々は該行線の１つに接続されかつ該組選択回
路の出力と該第１の信号の１つとを受けて上記組
選択回路の出力および上記１つの第１の信号が共
に選択レベルである時にのみ上記１つの行線を選
択駆動し、上記第２のトランジスタの各々は行線
の１つと非選択レベルを与える電源との間に接続
されゲートにこの行線に接続された上記１つの第
１のトランジスタに印加されている１つの第１の
信号とは相補関係にある第２の信号の１つが印加
され、上記１つの第１のトランジスタが非導通の
ときには上記１つの第２のトランジスタが導通し
て上記１つの行線に非選択レベルを供給すること
を特徴とする。
本発明によれば、パワーダウン状態で接地レベ
ルとなり、アクテイブ状態ではアドレス入力情報
による定まる第１の信号群と、前記第１の信号群
を入力とする多入力NOR回路からなる第１の部
分回路と、前記第１の部分回路の出力を入力と
し、アクテイブ状態ではインバーター回路として
動作し、パワーダウン状態では出力が接地レベル
となると共に電力消費がゼロとなる形式の第２の
部分回路と、ドレインが定電圧電源に、ゲートが
前記第１の部分回路の出力に接続されたゼロボル
トに近い閾値電圧をもつデイプレシヨン型絶縁ゲ
ート電界効果トランジスタと、このソースにドレ
インが接続されると共に出力となり、ゲートが前
記第２の部分回路の出力に接続され、ソースが少
なくともアクテイブ状態においては接地されるエ
ンハンスメント型絶縁ゲート電界効果トランジス
タにより構成される第３の部分回路と、パワーダ
ウン状態では接地レベルになり、アクテイブ状態
ではアドレス情報により選択された１本のみが前
記定電圧電源の電圧値レベルとなり他は接地され
る2N本の第２の信号群と、前記第２の信号群に対
応して、それぞれ真補の関係をもつ2N本の第３の
信号群と、ドレインが前記第３の部分回路の出力
と接続され、ゲートが前記第２の信号群のそれぞ
れと接続され、ソースをそれぞれ出力端子とする
ゼロボルトに近い閾値電圧をもつ2N個のデイプレ
シヨン型絶縁ゲート電界効果トランジスタと、ド
レインが前記ゼロボルトに近い閾値電圧をもつ2N
個のデイプシヨン型絶縁ゲート電界効果トランジ
スタと、ドレインが前記ゼロボルトに近い閾値電
圧をもつ2N個のデイプレシヨン型絶縁ゲート電界
効果トランジスタのそれぞれのソースにそれぞれ
接続され、ゲートに前記ゼロボルトに近い閾値電
圧をもつ2N個のデイプシヨン型絶縁ゲート電界効
果トランジスタのゲートに接続された第２の信号
群のそれぞれと真補の関係をなす第３の信号群の
それぞれが接続された２個のエンハンスメント型
絶縁ゲート電界効果トランジスタと、前記2N個の
エンハンスメント型絶縁ゲート電界効果トランジ
スタのソースを、アクテイブ状態では接地電位
に、パワーダウン状態では前記ゼロボルトに近い
閾値電圧をもつ2N個のデイプレシヨン型絶縁ゲー
ト電界効果トランジスタの閾値電圧よりわずかに
高い電圧に設定する手段を有するメモリ回路が得
られる。
ルとなり、アクテイブ状態ではアドレス入力情報
による定まる第１の信号群と、前記第１の信号群
を入力とする多入力NOR回路からなる第１の部
分回路と、前記第１の部分回路の出力を入力と
し、アクテイブ状態ではインバーター回路として
動作し、パワーダウン状態では出力が接地レベル
となると共に電力消費がゼロとなる形式の第２の
部分回路と、ドレインが定電圧電源に、ゲートが
前記第１の部分回路の出力に接続されたゼロボル
トに近い閾値電圧をもつデイプレシヨン型絶縁ゲ
ート電界効果トランジスタと、このソースにドレ
インが接続されると共に出力となり、ゲートが前
記第２の部分回路の出力に接続され、ソースが少
なくともアクテイブ状態においては接地されるエ
ンハンスメント型絶縁ゲート電界効果トランジス
タにより構成される第３の部分回路と、パワーダ
ウン状態では接地レベルになり、アクテイブ状態
ではアドレス情報により選択された１本のみが前
記定電圧電源の電圧値レベルとなり他は接地され
る2N本の第２の信号群と、前記第２の信号群に対
応して、それぞれ真補の関係をもつ2N本の第３の
信号群と、ドレインが前記第３の部分回路の出力
と接続され、ゲートが前記第２の信号群のそれぞ
れと接続され、ソースをそれぞれ出力端子とする
ゼロボルトに近い閾値電圧をもつ2N個のデイプレ
シヨン型絶縁ゲート電界効果トランジスタと、ド
レインが前記ゼロボルトに近い閾値電圧をもつ2N
個のデイプシヨン型絶縁ゲート電界効果トランジ
スタと、ドレインが前記ゼロボルトに近い閾値電
圧をもつ2N個のデイプレシヨン型絶縁ゲート電界
効果トランジスタのそれぞれのソースにそれぞれ
接続され、ゲートに前記ゼロボルトに近い閾値電
圧をもつ2N個のデイプシヨン型絶縁ゲート電界効
果トランジスタのゲートに接続された第２の信号
群のそれぞれと真補の関係をなす第３の信号群の
それぞれが接続された２個のエンハンスメント型
絶縁ゲート電界効果トランジスタと、前記2N個の
エンハンスメント型絶縁ゲート電界効果トランジ
スタのソースを、アクテイブ状態では接地電位
に、パワーダウン状態では前記ゼロボルトに近い
閾値電圧をもつ2N個のデイプレシヨン型絶縁ゲー
ト電界効果トランジスタの閾値電圧よりわずかに
高い電圧に設定する手段を有するメモリ回路が得
られる。
次に本発明の一実施例である第２図を用いて本
発明の構成、動作について説明する。
発明の構成、動作について説明する。
第２図は第１図と同様に行デコーダー回路のう
ちの一単位回路を切り出したものであり、第１図
の従来例の回路では一単位が１本の行線を持つの
に対してこの場合は一単位が４本の行線を持つ。
行デコーダー回路１０はアクテイブ状態ではアド
レス情報により設定され、パワーダウン状態では
接地レベルとなるアドレス情報信号A1〜AN-2を
入力とする（Ｎ−２）入力NOR回路１０１と、
定電圧電源Vcと接地との間に直列に構成された
Ｅ−MOS FET１０２およびＥ−MOS FET１
０３と、やはり定電圧電源Vcと接地との間に直
列に構成された閾値電圧がゼロボルトに近いデイ
プレシヨン型MOS FET（Shallow depletion
MOS FET、以下SD−MOS FETと略す）１０
４およびＥ−MOS FET１０５と、ドレインが
SD−MOS FET１０４とＥ−MOS FET１０５
の接続点に接続され、ゲートにそれぞれB1，B2，
B3，B4の信号が供給されたSD−MOS FET１０
６，１０７，１０８および１０９と、ドレインが
SD−MOS FET１０６のソースに接続されたゲ
ートにB1と真補の関係をなす信号B1が供給され
るＥ−MOS FET１１０と、ドレインがSD−
MOS FET１０７のソースに接続されゲートに
B2と真補の信号をなす信号B2が供給されるＥ−
MOS FET１１１と、ドレインがSD−MOS
FET１０８のソースに接続され、ゲートにB3と
真補の関係をなす信号3が供給されるＥ−MOS
FET１１２と、ドレインがSD−MOS FET１０
９のソースに接続され、ゲートにB4と真補の関
係をなす信号4が供給されるＥ−MOS FET１
１３と、Ｅ−MOS FET１１０，１１１，１１
２，１１３のソースに接続されていてアクテイブ
状態においてはＥ−MOS FET１１０，１１１，
１１２，１１３のソースの電位を接地レベルにお
とし、パワーダウン状態においては、Ｅ−MOS
FET１１０，１１１，１１２，１１３のソース
の電位をSD−MOS FETの閾値電圧より高い電
圧に設定するバイアス回路１１を含み、（Ｎ−２）
入力NOR回路１０１の出力はＥ−MOS FET１
０３のゲートおよびSD−MOS FET１０４のゲ
ートに接続され、Ｅ−MOS FET１０２とＥ−
MOS FET１０３の接続点はＥ−MOS FET１
０５のゲートに接続されており、Ｅ−MOS
FET１０２のゲートにはアクテイブ状態でVcレ
ベル、パワーダウン状態で接地レベルとなる信号
ACTが供給されている。バイアス回路１１はパ
ワーダウン状態にSD−MOS FETの閾値電圧を
発生する。この電圧はFET １１０−１１３を
介してSD−MOSFET１０６−１０９のソースに
印加され、ゲートが接地であるSD−MOSFET１
０６−１０９をオフさせるものである。
ちの一単位回路を切り出したものであり、第１図
の従来例の回路では一単位が１本の行線を持つの
に対してこの場合は一単位が４本の行線を持つ。
行デコーダー回路１０はアクテイブ状態ではアド
レス情報により設定され、パワーダウン状態では
接地レベルとなるアドレス情報信号A1〜AN-2を
入力とする（Ｎ−２）入力NOR回路１０１と、
定電圧電源Vcと接地との間に直列に構成された
Ｅ−MOS FET１０２およびＥ−MOS FET１
０３と、やはり定電圧電源Vcと接地との間に直
列に構成された閾値電圧がゼロボルトに近いデイ
プレシヨン型MOS FET（Shallow depletion
MOS FET、以下SD−MOS FETと略す）１０
４およびＥ−MOS FET１０５と、ドレインが
SD−MOS FET１０４とＥ−MOS FET１０５
の接続点に接続され、ゲートにそれぞれB1，B2，
B3，B4の信号が供給されたSD−MOS FET１０
６，１０７，１０８および１０９と、ドレインが
SD−MOS FET１０６のソースに接続されたゲ
ートにB1と真補の関係をなす信号B1が供給され
るＥ−MOS FET１１０と、ドレインがSD−
MOS FET１０７のソースに接続されゲートに
B2と真補の信号をなす信号B2が供給されるＥ−
MOS FET１１１と、ドレインがSD−MOS
FET１０８のソースに接続され、ゲートにB3と
真補の関係をなす信号3が供給されるＥ−MOS
FET１１２と、ドレインがSD−MOS FET１０
９のソースに接続され、ゲートにB4と真補の関
係をなす信号4が供給されるＥ−MOS FET１
１３と、Ｅ−MOS FET１１０，１１１，１１
２，１１３のソースに接続されていてアクテイブ
状態においてはＥ−MOS FET１１０，１１１，
１１２，１１３のソースの電位を接地レベルにお
とし、パワーダウン状態においては、Ｅ−MOS
FET１１０，１１１，１１２，１１３のソース
の電位をSD−MOS FETの閾値電圧より高い電
圧に設定するバイアス回路１１を含み、（Ｎ−２）
入力NOR回路１０１の出力はＥ−MOS FET１
０３のゲートおよびSD−MOS FET１０４のゲ
ートに接続され、Ｅ−MOS FET１０２とＥ−
MOS FET１０３の接続点はＥ−MOS FET１
０５のゲートに接続されており、Ｅ−MOS
FET１０２のゲートにはアクテイブ状態でVcレ
ベル、パワーダウン状態で接地レベルとなる信号
ACTが供給されている。バイアス回路１１はパ
ワーダウン状態にSD−MOS FETの閾値電圧を
発生する。この電圧はFET １１０−１１３を
介してSD−MOSFET１０６−１０９のソースに
印加され、ゲートが接地であるSD−MOSFET１
０６−１０９をオフさせるものである。
すなわち、SD−FET１０６−１０９はゲート
が接地レベルでも、ソースが接地では順バイアス
となり、オンしており、オフとできないため、ソ
ースを閾値よりも大きい値としてSD−FET１０
６−１０９をオフとするものである。信号B1，
B2，B3およびB4はA1〜AN-2以外の２本のアドレ
ス情報信号AN-1，ANによりデコードされた信号
でアクテイブ状態においてはB1〜B4の４本の信
号のうち１本がVcレベルとなり他の３本は接地
レベルとなる。また信号1，2，3およびB4は
B1〜B4とそれぞれ真補の関係をなす信号であり、
アクテイブ状態では１本のみ接地レベルとなり、
他の３本はVcレベルとなる。パワーダウン状態
ではB1〜B4は接地レベルとなりB1〜B4はVcレベ
ルとなる。バイアス回路１１はドレインをVcに
ゲートをACTに接続されたＥ−MOS FET１１
５と、ゲートに信号をインバーター１１４
を通して逆相にした信号ACTが加えられ、ソー
スがＥ−MOS FET１１５のソースと接続され
たＥ−MOS FET１１６と接続され、ドレイン
がＥ−MOS FET１１６のドレインと接続され
ると共にＥ−MOS FET１１０，１１１，１１
２および１１３のソースと接続され、ゲートがＥ
−MOS FET１１５のソースと接続され、ソー
スが接地されたＥ−MOS FET１１７から成つ
ている。
が接地レベルでも、ソースが接地では順バイアス
となり、オンしており、オフとできないため、ソ
ースを閾値よりも大きい値としてSD−FET１０
６−１０９をオフとするものである。信号B1，
B2，B3およびB4はA1〜AN-2以外の２本のアドレ
ス情報信号AN-1，ANによりデコードされた信号
でアクテイブ状態においてはB1〜B4の４本の信
号のうち１本がVcレベルとなり他の３本は接地
レベルとなる。また信号1，2，3およびB4は
B1〜B4とそれぞれ真補の関係をなす信号であり、
アクテイブ状態では１本のみ接地レベルとなり、
他の３本はVcレベルとなる。パワーダウン状態
ではB1〜B4は接地レベルとなりB1〜B4はVcレベ
ルとなる。バイアス回路１１はドレインをVcに
ゲートをACTに接続されたＥ−MOS FET１１
５と、ゲートに信号をインバーター１１４
を通して逆相にした信号ACTが加えられ、ソー
スがＥ−MOS FET１１５のソースと接続され
たＥ−MOS FET１１６と接続され、ドレイン
がＥ−MOS FET１１６のドレインと接続され
ると共にＥ−MOS FET１１０，１１１，１１
２および１１３のソースと接続され、ゲートがＥ
−MOS FET１１５のソースと接続され、ソー
スが接地されたＥ−MOS FET１１７から成つ
ている。
アクテイブ状態すなわちACT信号がVcレベル
の時にはＥ−MOS FET１０２は導通状態にあ
るのでＥ−MOS FET１０２およびＥ−MOS
FET１０３はインバーター回路を構成し、また
Ｅ−MOS FET１１５が導通でＥ−MOS FET
１１６は非導通となるのでＥ−MOS FET１１
７は導通となりＥ−MOS FET１１０，１１１，
１１２および１１３のソースの電位を接地レベル
におとす。従つてアクテイブ状態でA1〜AN-2の
アドレス情報信号のうち１本でもVcレベルの信
号がある場合は、（Ｎ−２）入力NORゲート１０
１の出力は接地レベルとなり、Ｅ−MOS FET
１０２とＥ−MOS FET１０３の接続点の電位
はVcレベルとなるのでSD−MOS FET１０４と
Ｅ−MOS FET１０５の接続点の電位は接地レ
ベルとなる。ここでB1〜B4のうち例えばB1がVc
レベルで他は接地レベルとすると、SD−MOS
FET１０６はローインピーダンスとなり1が接
地レベルであるのでＥ−MOS FET１１０は非
導通となり、その結果行線２１は接地レベルとな
る。またSD−MOS FET１０７，１０８，１０
９はハイインピーダンスでＥ−MOS FET１１
１，１１２，１１３は導通となるので行線２２、
行線２３、行線２４も共に接地レベルとなる。次
にアクテイブ状態でアドレス情報信号A1〜AN-2
のすべてが接地レベルの時にはNOR回路１０１
の出力はVcレベルとなり、Ｅ−MOS FET１０
２とＥ−MOS FET１０３の接続点は接地レベ
ルとなり、SD−MOS FET１０４とＥ−MOS
FET１０５の接続点はVcレベルとなる。ここで
B1〜B4のうち例えばB1がVcレベルであるとすれ
ばSD−MOS FET１０６はローインピーダンス
であり、B1は接地レベルなので行線２１はVcレ
ベルとなり、またB2〜B4は接地レベルであるの
でSD−MOS FET１０７，１０８，１０９はハ
イインピーダンスでＥ−MOS FET１１１，１
１２，１１３は導通なので行線２２、行線２３、
行線２４はすべて接地レベルとなる。従つてメモ
リーセル４１，４２，４３，４４のうちメモリー
セル４１が選ばれ、第２図のようにメモリーセル
４１のドレインが列線３０に接続されている場合
には列線３０に電荷を供給してもメモリーセル４
１が導通しているため列線３０の電位は接地レベ
ルに近くなる。また、例えばB3がVcレベルであ
る場合は行線２３のみがVcレベルとなり、他の
行線は接地レベルとなる。この時に行線２３によ
り選択されたメモリーセル４３のドレインは列線
３０に接続されていないので列線３０に電荷を供
給すると電位が上昇することによつて情報を読み
出すことができる。
の時にはＥ−MOS FET１０２は導通状態にあ
るのでＥ−MOS FET１０２およびＥ−MOS
FET１０３はインバーター回路を構成し、また
Ｅ−MOS FET１１５が導通でＥ−MOS FET
１１６は非導通となるのでＥ−MOS FET１１
７は導通となりＥ−MOS FET１１０，１１１，
１１２および１１３のソースの電位を接地レベル
におとす。従つてアクテイブ状態でA1〜AN-2の
アドレス情報信号のうち１本でもVcレベルの信
号がある場合は、（Ｎ−２）入力NORゲート１０
１の出力は接地レベルとなり、Ｅ−MOS FET
１０２とＥ−MOS FET１０３の接続点の電位
はVcレベルとなるのでSD−MOS FET１０４と
Ｅ−MOS FET１０５の接続点の電位は接地レ
ベルとなる。ここでB1〜B4のうち例えばB1がVc
レベルで他は接地レベルとすると、SD−MOS
FET１０６はローインピーダンスとなり1が接
地レベルであるのでＥ−MOS FET１１０は非
導通となり、その結果行線２１は接地レベルとな
る。またSD−MOS FET１０７，１０８，１０
９はハイインピーダンスでＥ−MOS FET１１
１，１１２，１１３は導通となるので行線２２、
行線２３、行線２４も共に接地レベルとなる。次
にアクテイブ状態でアドレス情報信号A1〜AN-2
のすべてが接地レベルの時にはNOR回路１０１
の出力はVcレベルとなり、Ｅ−MOS FET１０
２とＥ−MOS FET１０３の接続点は接地レベ
ルとなり、SD−MOS FET１０４とＥ−MOS
FET１０５の接続点はVcレベルとなる。ここで
B1〜B4のうち例えばB1がVcレベルであるとすれ
ばSD−MOS FET１０６はローインピーダンス
であり、B1は接地レベルなので行線２１はVcレ
ベルとなり、またB2〜B4は接地レベルであるの
でSD−MOS FET１０７，１０８，１０９はハ
イインピーダンスでＥ−MOS FET１１１，１
１２，１１３は導通なので行線２２、行線２３、
行線２４はすべて接地レベルとなる。従つてメモ
リーセル４１，４２，４３，４４のうちメモリー
セル４１が選ばれ、第２図のようにメモリーセル
４１のドレインが列線３０に接続されている場合
には列線３０に電荷を供給してもメモリーセル４
１が導通しているため列線３０の電位は接地レベ
ルに近くなる。また、例えばB3がVcレベルであ
る場合は行線２３のみがVcレベルとなり、他の
行線は接地レベルとなる。この時に行線２３によ
り選択されたメモリーセル４３のドレインは列線
３０に接続されていないので列線３０に電荷を供
給すると電位が上昇することによつて情報を読み
出すことができる。
次にパワーダウン状態すなわちACTが接地レ
ベルの時においては、NOR回路１０１の出力は
VcレベルでＥ−MOS FET１０２は非導通、Ｅ
−MOS FET１０３は導通となり、Ｅ−MOS
FET１０５は非導通となるのでSD−MOS FET
１０４とＥ−MOS FET１０５の接続点の電位
はVcレベルとなるが、B1〜B4がすべて接地レベ
ルとなりB1〜B4がすべてVcレベルとなるのでSD
−MOS FET１０６，１０７，１０８，１０９
はハイインピーダンスとなりＥ−MOS FET１
１０，１１１，１１２，１１３は導通となるので
行線２１，２２，２３，２４はすべて低い電圧レ
ベルとなるが、バイアス回路１１においてＥ−
MOS FET１１５は非導通でＥ−MOS FET１
１６は導通となるのでＥ−MOS FET１１７の
ドレインとゲートを短絡した形となるため、結局
Ｅ−MOS FET１１０，１１１，１１２，１１
３のソース電位はＥ−MOS FET１１７の閾値
電圧と等しくなる。また、パワーダウン状態で
VcからSD−MOS FET１０４を通り、SD−
MOS FET１０６，１０７，１０８，１０９を
通り、Ｅ−MOS FET１１０，１１１，１１２，
１１３を通りＥ−MOS FET１１７を通つて接
地に抜ける電流路は、Ｅ−MOS FET１１７の
正の閾値電圧をSD−MOS FET１０６，１０７，
１０８，１０９の負の閾値電圧の絶対値より大き
く設定しておけば、B1〜B4が接地レベルなので
SD−MOS FET１０６，１０７，１０８，１０
９は非導通となり、パワーダウン状態における消
費電力はゼロとなる。またアクテイブ状態におけ
る電力の消費においては、第１図の従来例の行デ
コーダー回路では１本の行線を駆動するのに１個
のNOR回路を必要とするために常に（2N−１）
個のNOR回路が電力を消費していたが、本発明
の一実施例である第２図の行デコーダー回路で
は、４本の行線を駆動するのに１個のNOR回路
しか使用しないので電力を消費するNOR回路の
数は（2N−１）となり概略１／４の消費電力で第
１図の従来例の回路と同一規模の行デコーダー回
路を構成することができる。実際にゲート酸化膜
厚700ÅのＮチヤンネルシリコンゲート電界効果
トランジスタを用いて第１図の従来例の回路でエ
ンハンスメント型の閾値電圧を0.7V、デイプレ
シヨン型の閾値電圧を−3.5Vとして作成した256
本の行デコーダー回路を作成した時のアクテイブ
状態での消費電流は85mAであつた。また従来例
の第１図の行デコーダー回路でＤ−MOS FET
１４の閾値電圧を−0.5VとSD−MOS FET化し
た場合のアクテイブ状態での消費電流は45mAで
あつた。それに対して本発明の一実施例である第
２図の回路で後者と同一条件のサンプルを作成し
測定した結果、スイツチングスピードはほぼ同じ
で、アクテイブ状態における消費電流は13mAで
あつた。
ベルの時においては、NOR回路１０１の出力は
VcレベルでＥ−MOS FET１０２は非導通、Ｅ
−MOS FET１０３は導通となり、Ｅ−MOS
FET１０５は非導通となるのでSD−MOS FET
１０４とＥ−MOS FET１０５の接続点の電位
はVcレベルとなるが、B1〜B4がすべて接地レベ
ルとなりB1〜B4がすべてVcレベルとなるのでSD
−MOS FET１０６，１０７，１０８，１０９
はハイインピーダンスとなりＥ−MOS FET１
１０，１１１，１１２，１１３は導通となるので
行線２１，２２，２３，２４はすべて低い電圧レ
ベルとなるが、バイアス回路１１においてＥ−
MOS FET１１５は非導通でＥ−MOS FET１
１６は導通となるのでＥ−MOS FET１１７の
ドレインとゲートを短絡した形となるため、結局
Ｅ−MOS FET１１０，１１１，１１２，１１
３のソース電位はＥ−MOS FET１１７の閾値
電圧と等しくなる。また、パワーダウン状態で
VcからSD−MOS FET１０４を通り、SD−
MOS FET１０６，１０７，１０８，１０９を
通り、Ｅ−MOS FET１１０，１１１，１１２，
１１３を通りＥ−MOS FET１１７を通つて接
地に抜ける電流路は、Ｅ−MOS FET１１７の
正の閾値電圧をSD−MOS FET１０６，１０７，
１０８，１０９の負の閾値電圧の絶対値より大き
く設定しておけば、B1〜B4が接地レベルなので
SD−MOS FET１０６，１０７，１０８，１０
９は非導通となり、パワーダウン状態における消
費電力はゼロとなる。またアクテイブ状態におけ
る電力の消費においては、第１図の従来例の行デ
コーダー回路では１本の行線を駆動するのに１個
のNOR回路を必要とするために常に（2N−１）
個のNOR回路が電力を消費していたが、本発明
の一実施例である第２図の行デコーダー回路で
は、４本の行線を駆動するのに１個のNOR回路
しか使用しないので電力を消費するNOR回路の
数は（2N−１）となり概略１／４の消費電力で第
１図の従来例の回路と同一規模の行デコーダー回
路を構成することができる。実際にゲート酸化膜
厚700ÅのＮチヤンネルシリコンゲート電界効果
トランジスタを用いて第１図の従来例の回路でエ
ンハンスメント型の閾値電圧を0.7V、デイプレ
シヨン型の閾値電圧を−3.5Vとして作成した256
本の行デコーダー回路を作成した時のアクテイブ
状態での消費電流は85mAであつた。また従来例
の第１図の行デコーダー回路でＤ−MOS FET
１４の閾値電圧を−0.5VとSD−MOS FET化し
た場合のアクテイブ状態での消費電流は45mAで
あつた。それに対して本発明の一実施例である第
２図の回路で後者と同一条件のサンプルを作成し
測定した結果、スイツチングスピードはほぼ同じ
で、アクテイブ状態における消費電流は13mAで
あつた。
本発明の行デコーダー回路は、以上に述べた如
く、アクテイブ状態における消費電力が小さく、
パワーダウン状態における消費電力はゼロでしか
もパワーダウン状態における出力電圧レベルが低
いので誤動作を生じたり、高速動作が阻害された
りしないという点から従来の行デコーダー回路と
比較して格段に優位にあることは明白である。
く、アクテイブ状態における消費電力が小さく、
パワーダウン状態における消費電力はゼロでしか
もパワーダウン状態における出力電圧レベルが低
いので誤動作を生じたり、高速動作が阻害された
りしないという点から従来の行デコーダー回路と
比較して格段に優位にあることは明白である。
尚、説明にはＮチヤンネルのMOS FETを用
いたが、本発明はＮチヤンネルのMOS FETを
用いた行デコーダー回路のみでなく、一般の絶縁
ゲート電界効果トランジスタを用いた行デコーダ
ー回路について適用しうるものである。また第２
図の実施例の回路ではＮ本のアドレス情報信号の
うち、（Ｎ−２）本をNOR回路の入力とし、２本
をSD−MOS FETおよびＥ−MOS FETに入力
する信号、即ちB1〜B4および1〜4、をつくる
ために用いたが、これは説明の都合上でのことで
あり、一般的にはＮ本のアドレス情報信号を任意
の割合に分割できるものであることを記してお
く。
いたが、本発明はＮチヤンネルのMOS FETを
用いた行デコーダー回路のみでなく、一般の絶縁
ゲート電界効果トランジスタを用いた行デコーダ
ー回路について適用しうるものである。また第２
図の実施例の回路ではＮ本のアドレス情報信号の
うち、（Ｎ−２）本をNOR回路の入力とし、２本
をSD−MOS FETおよびＥ−MOS FETに入力
する信号、即ちB1〜B4および1〜4、をつくる
ために用いたが、これは説明の都合上でのことで
あり、一般的にはＮ本のアドレス情報信号を任意
の割合に分割できるものであることを記してお
く。
第１図は従来の行デコーダー回路を示し、第２
図は本発明の行デコーダー回路の一実施例を示す
図である。 １１，１０１……NOR回路、１２，１３，１
５，１０２，１０３，１０５，１１０，１１１，
１１２，１１３，１１５，１１６，１１７……エ
ンハンスメント型MOS FET、１４……デイプ
レシヨン型MOS FET、１０４，１０６，１０
７，１０８，１０９……ゼロボルトに近い閾値を
もつデイプレシヨン型MOS FET、３，３０…
…列線、２，２１，２２，２３，２４……行線、
１１４……インバーター、４，４１，４２，４
３，４４……メモリーセル、ACT，B1，B2，
B3，B4，1，2，3，4……信号ライン。
図は本発明の行デコーダー回路の一実施例を示す
図である。 １１，１０１……NOR回路、１２，１３，１
５，１０２，１０３，１０５，１１０，１１１，
１１２，１１３，１１５，１１６，１１７……エ
ンハンスメント型MOS FET、１４……デイプ
レシヨン型MOS FET、１０４，１０６，１０
７，１０８，１０９……ゼロボルトに近い閾値を
もつデイプレシヨン型MOS FET、３，３０…
…列線、２，２１，２２，２３，２４……行線、
１１４……インバーター、４，４１，４２，４
３，４４……メモリーセル、ACT，B1，B2，
B3，B4，1，2，3，4……信号ライン。
Claims (1)
- １ 複数の行線を有し、各行線は複数である所定
数毎に組分けされ、各組の行線に対して、選択レ
ベル又は非選択レベルを第１のアドレス信号群に
応じて出力する組選択回路と、アクテイブ状態に
おいて１つのみが選択レベルとなり他は非選択レ
ベルをとりスタンバイ状態において全てが非選択
レベルをとる前記所定数の第１の信号と、前記ア
クテイブ状態において前記第１の信号に対してそ
れぞれ相補関係にあり、スタンバイ状態において
全てが選択レベルをとる前記所定数の第２の信号
からなるアドレス信号群を有し、前記所定数の第
１の電界効果トランジスタと、前記所定数の第２
の電界効果トランジスタとを有し、該第１のトラ
ンジスタの各々は該行線の１つに接続されかつ該
組選択回路の出力と該第１の信号の１つとを受け
て前記組選択回路の出力および前記１つの第１の
信号が共に選択レベルである時にのみ前記１つの
行線を選択駆動し、前記第２のトランジスタの
各々は行線の１つとアクテイブ状態の時に非選択
レベルを与え、スタンバイ状態の時に中間レベル
を与える制御手段との間に接続されゲートにこの
行線に接続された前記１つの第１のトランジスタ
に印加されている１つの第１の信号とは相補関係
にある第２の信号の１つが印加され、前記１つの
第１のトランジスタが非導通のときには前記１つ
の第２のトランジスタが導通て前記１つの行線に
非選択レベルを供給することを特徴とするメモリ
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171679A JPS5873097A (ja) | 1981-10-27 | 1981-10-27 | デコ−ダ−回路 |
| US06/436,898 US4520463A (en) | 1981-10-27 | 1982-10-26 | Memory circuit |
| DE8282109932T DE3279521D1 (en) | 1981-10-27 | 1982-10-27 | Memory circuit |
| EP82109932A EP0078502B1 (en) | 1981-10-27 | 1982-10-27 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171679A JPS5873097A (ja) | 1981-10-27 | 1981-10-27 | デコ−ダ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873097A JPS5873097A (ja) | 1983-05-02 |
| JPH026159B2 true JPH026159B2 (ja) | 1990-02-07 |
Family
ID=15927682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171679A Granted JPS5873097A (ja) | 1981-10-27 | 1981-10-27 | デコ−ダ−回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4520463A (ja) |
| EP (1) | EP0078502B1 (ja) |
| JP (1) | JPS5873097A (ja) |
| DE (1) | DE3279521D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
| FR2587531B1 (fr) * | 1985-04-26 | 1991-04-26 | Eurotechnique Sa | Memoire morte programmable electriquement une seule fois |
| FR2581231B1 (fr) * | 1985-04-26 | 1991-05-03 | Eurotechnique Sa | Memoire morte programmable electriquement |
| US4670748A (en) * | 1985-08-09 | 1987-06-02 | Harris Corporation | Programmable chip select decoder |
| JPH0715800B2 (ja) * | 1987-02-27 | 1995-02-22 | 日本電気アイシーマイコンシステム株式会社 | 記憶回路 |
| JP2603206B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
| JPH0766669B2 (ja) * | 1988-02-19 | 1995-07-19 | 日本電気株式会社 | デコーダバッファ回路 |
| JPH029098A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 読出専用半導体記憶装置 |
| US4954731A (en) * | 1989-04-26 | 1990-09-04 | International Business Machines Corporation | Wordline voltage boosting circuits for complementary MOSFET dynamic memories |
| US7320101B1 (en) * | 2003-08-19 | 2008-01-15 | Altera Corporation | Fast parallel calculation of cyclic redundancy checks |
| US7613991B1 (en) | 2003-08-19 | 2009-11-03 | Altera Corporation | Method and apparatus for concurrent calculation of cyclic redundancy checks |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909808A (en) * | 1974-12-23 | 1975-09-30 | Ibm | Minimum pitch mosfet decoder circuit configuration |
| US4264828A (en) * | 1978-11-27 | 1981-04-28 | Intel Corporation | MOS Static decoding circuit |
| US4447895A (en) * | 1979-10-04 | 1984-05-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| US4259731A (en) * | 1979-11-14 | 1981-03-31 | Motorola, Inc. | Quiet row selection circuitry |
| JPS57117168A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
-
1981
- 1981-10-27 JP JP56171679A patent/JPS5873097A/ja active Granted
-
1982
- 1982-10-26 US US06/436,898 patent/US4520463A/en not_active Expired - Lifetime
- 1982-10-27 EP EP82109932A patent/EP0078502B1/en not_active Expired
- 1982-10-27 DE DE8282109932T patent/DE3279521D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0078502B1 (en) | 1989-03-08 |
| DE3279521D1 (en) | 1989-04-13 |
| EP0078502A2 (en) | 1983-05-11 |
| US4520463A (en) | 1985-05-28 |
| JPS5873097A (ja) | 1983-05-02 |
| EP0078502A3 (en) | 1986-01-22 |
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|---|---|---|
| US3980899A (en) | Word line driver circuit in memory circuit | |
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