JPH0262993B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は画素信号の符号化および復号化装置に
関するものである。この画素信号の符号化におい
ては画像の画素をライン走査して得られた画素信
号を変換装置において係数値に変換し、これら係
数値を量子化し、斯る後に記憶媒体に記憶或は関
連する受信機に伝送する。画素信号の再生におい
ては量子化された係数を逆変換装置に供給する。
この逆変換装置は、変換装置と同様に、複数個の
順次の変換器Ｔ(i)を具え（ここで、ｉ＝１，２，
３，……Ｎ）、各変換器Ｔ(i)はｉ個の入力端子と
2i個の出力端子を有し、そのｉ個の出力端子に接
続して成る。各変換器Ｔ(i)はその前の変換器Ｔ
（ｉ−１）の関連する出力端子に接続された入力
端子を有するｉ個の補助変換器から成り、この補
助変換器はその入力端子に直接接続された入力端
子と遅延装置を経て接続された入力端子の２個の
入力端子と、変換器Ｔ(i)の2i個の出力端子のうち
の２個に相当する２個の出力端子を有する演算装
置も具えている。 画像の記憶または伝送においては、情報単位の
数をできるだけ少なくし、しかも走査した画像を
できるだけ正確に表示するのが有利である。情報
単位数の低減は、画像に冗長度があり、また無関
係性が著しく抑圧される場合に可能である。例え
ば、定期刊行物“IEEE Transaction on
Computers”VOl.Com−19、No.1971年２月、第
50〜61頁、または“Digital Image Processing”
John Wiley＆Sons、1978年、第232〜278頁に、
変換符号化を用いて情報単位数を低減し、得られ
た係数を量子化する方法が開示されている。量子
化には非直線特性が通常使用されている。 各演算装置においては演算算処理が行なわれ、
この演算装置はこの演算装置（および従つて補助
変換器）の入力値の値範囲より広い範囲内にある
出力値を発生する。このことは２個の画素信号Ａ
およびＢのウオルシユーアダマール変換に関して
説明することができる。これら２個の画素信号の
変換の結果、 Ｆ(1)＝Ａ＋Ｂ Ｆ(2)＝Ａ−Ｂ の２つの係数が発生する。ここで、２個の画素信
号ＡおよびＢが最大値を有している場合、係数Ｆ
１は２倍の値になり、即ち値範囲の２倍化が生ず
ることになる。このことはＡおよびＢの極性に応
じて係数Ｆ２にも起る。変換装置は複数個の変換
器の縦続配置により形成されるので、各変換器に
おいて値範囲の２層加が生じ、変換された信号の
値範囲はもとの画素信号の値範囲より著しく広く
なる。 本発明の目的は演算装置により発生される出力
値の値範囲の増大を不要にすると共に有利な量子
化を可能にした上述した種類の画素信号の符号化
および復号化装置に関するものである。 本発明は、この目的のために、前記変換装置の
各補助変換器には少くとも１つの追加の論理回路
を設け、該論理回路に当該演算装置の２個の出力
値の第１出力値の桁上げビツトと第２出力値の符
号ビツトを供給して補助ビツトを発生させ、この
補助ビツトを前記第１出力値の最上位ビツトとし
て前記桁上げビツトの代りに入れると共にこの第
１出力値の最下位ビツトと前記第２出力値の符号
ビツトは抑圧し、且つ前記逆変換装置の各補助変
換器には前記第２出力値にこの第２出力値の最上
位ビツトより上位のビツト位置に値“０”を有す
るビツトを加えて変更し、この変更された第２出
力値の最下位ビツトを抑圧し、変更された第２出
力値と一緒にこの抑圧した最下位ビツトを加算装
置に桁上げビツトとして供給する変更回路を設け
たことを特徴とする。 本発明は、和形成および差形成の結果は常にと
もに偶数か奇数になるため、２個の出力値の一方
の最下位ビツトを省略しても情報は失なわれない
という事実を利用するものである。 以下、図面につき本発明を詳細に説明する。 第１図に示す画像信号を変換および逆変換する
装置において、導線１を経て供給される画素信号
は所望の変換アルゴリズムに基づく変換装置２に
おいて制御装置６の制御の下で変換される。即
ち、これら画素信号は係数に変換され、導線３を
経て量子化装置４に供給される。この量子化装置
も制御装置６により制御され、量子化された係数
は伝送路１０に供給される。これら係数は伝送路
に供給する代りに記憶装置に供給してもよい。 伝送されてきた係数はデコーダ１４に供給さ
れ、ここで復号される。復号された係数は導線１
３を経て逆変換装置１２に供給され、入力端子１
に供給されたもとの画素信号を出力端子１５に発
生する。 デコーダ１４および逆変換装置１２の制御は制
御装置１６により行なわれる。 変換装置２、量子化装置４、デコーダ１４およ
び逆変換装置１２の一般的な構成は既知である。 以後の説明のために、初めに数学的背景を特
に・ウオルシユ−アダマール変換に基づいて説明
する。２つの画素ＡおよびＢの２点変換は次の基
本ステツプで行なわれる。 Ｆ（０） Ｆ（１）＝H₂Ａ Ｂ (1) ここで H₂＝１ １ １−１ (2) これがため、得られる係数は次式で定義される。 Ｆ（０）＝Ａ＋Ｂ Ｆ(1)＝Ａ−Ｂ (3) これらの係数は慣例の演算装置により容易に決
定することができる。 2n（ｎ＝2^N，Ｎ＝１，２，……）個の画素から成
る完全な画像またはサブ画像に対するウオルシユ
ーアダマール変換は、上述の基本ステツプから次
のようにして段階的に得ることができる。 H_2o＝H_o H_o H_o −H_o (4) 即ち、種々の基本変換ステツプから形成される
２個の係数を更に斯る基本変換ステツプに従つ
て、前記画像の全画素が処理されるまで処理す
る。従つて、変換は複数個のステツプで行なわれ
る。 斯るウオルシユーアダマール変換を行なう装置
を第２図に示す。入力端子２１に供給される画素
信号は１つ置きに中間ストア２４に一時的にスト
アされるため、２個の順次の信号値が演算装置２
２の入力端子に現われる。ウオルシユーアダマー
ル変換を用いるときは、演算装置２２はこれら２
個の信号値の和と差を形成し、その結果を出力端
子２３および２５に出力する。これら出力値は式
(3)の係数Ｆ（０）およびＦ（１）に相当する。 出力端子２３の出力値の最初の値は中間ストア
に一時的にストアされた後に演算装置２６の一方
の入力端子に供給されると共に、２番目の出力値
が出力端子２３からこの演算装置２６の他方の入
力端子に直接供給される。出力端子２５の出力値
も同様に処理され、その最初の値がストア３２に
一時的にストアされ、次いで２番目の値と共に演
算装置３０に並列に供給される。演算装置２６お
よび３０は演算装置２２と全く同一の構造を有
し、次の演算装置３４，３８，４２および４６に
出力する。 ２×２個の画素から成るサブ画像の係数に対応
する出力値が演算装置２６および３０の出力端子
に発生する。更に、これらの出力値は演算装置３
４，３８，４２および４６に中間ストア３６，４
０，４４または４８を経て供給されると共に直接
供給される。これらの演算装置はそれらの出力端
子に４×２個の画素から成るサブ画像の係数
F″（０），F″(1)，……を発生する。 この回路は任意に伸長してもつと大きなサブ画
像を変換するようにすることができる。 入力値の値範囲と比較して出力値の値範囲が各
演算装置において、即ち各段の演算処理において
２倍になるのを阻止するために、本発明では第３
図につき以下に説明するように出力値の一部を異
なる部分に移すマツピングを行なう。第３図にお
いて、傾斜座標ＡおよびＢは演算装置の入力値の
取り得る値を示す。これら値から形成されるウオ
ルシユーアダマール係数Ｆ（０）およびＦ(1)は座
標で示してある。これから明らかなように、係数
Ｆ（０）およびＦ(1)の各々は供給される信号Ａお
よびＢの値範囲がＧに等しい場合には2Gの値範
囲を有することになる。この値範囲は、和形成に
おいては桁上げビツトが、差形成においては符号
ビツトが発生し得るために大きくなる。他方、第
３図は、実際に発生する係数Ｆ（０）とＦ(1)の値
の組合せ（×印で示す）がこれら係数の値範囲の
全ての値の組合せを包含しないことも示してい
る。このことは係数Ｆ（０）およびＦ(1)は変換自
体により発生される冗長度を有することを意味す
る。この冗長度は次のように決定することができ
る。式(3)から、係数Ｆ（０）およびＦ(1)はともに
偶数か寄数である。これらの値を２進表示する場
合、最下位ビツトは互に等しくなるため、この点
については一つの係数のみを考慮すればよいこと
になる。 更に第３図は、係数Ｆ（０）とＦ(1)の値の組合
せ（＋印で示す）は次の形の不確定性原理により
定まることを示す。 〔Ｆ（０）−Ｇ〕＋〔Ｆ(1)〕Ｇ (5) この関係は、実際に発生する係数Ｆ（０）とＦ
(1)の値の組合せ（＋印で示す）は傾斜した正方形
で囲まれた区域内に発生し、全ての値の組合せを
含む破線の外側正方形のコーナ部を占めないた
め、全ての値の組合せを含む区域は実際に発生す
る係数Ｆ（０）とＦ(1)の値の組合せの区域の２倍
の区域を有することを示す。 ２つの係数の値の組合せの制約（ともに偶数か
寄数であること）を利用してその値範囲が供給さ
れる入力値ＡおよびＢの値範囲と比べて大きくな
らない係数を形成することはできない。このた
め、最初に形成される係数の少くとも一部分を第
３図に示す範囲の他の区域にマツプする。いくつ
かのマツピングが可能である。これらのマツピン
グは、第３図に示す範囲を和係数Ｆ（０）の桁上
げビツトおよび差係数Ｆ（１）の符号ビツトによ
り決まる４つの区域，，およびに分割し
て行なう。これは、差係数Ｆ(1)の差Ａ−Ｂの表示
を２の補数で行ない、 Ｆ(1)＝Ａ−Ｂ＋Ｇ (6) とする仮定に基づくものである。ここで、Ｇは変
数ＡおよびＢの値の数を表わす。 この結果、正の差は最上位ビツトの位置に値
“１”を有するビツトで表わされ（このビツトを
符号ビツトVZと称す）、負の差は最上位ビツトの
位置に値“０”を有するビツトを含むものとな
る。和係数Ｆ（０）においては最上位ビツトは桁
上げビツトＵを表わす。係数Ｆ（０）およびＦ(1)
の桁上げビツトＵと符号ビツトVZを組み合せる
ことによつて種々のマツピングを実現でき、これ
により２つの係数を表示すべき値範囲を半分にす
ることができる。これに加えて、２つの係数がと
もに奇数か偶数であるという特性を利用すれば、
供給された信号ＡおよびＢの値範囲に等しい値範
囲を有する変更された係数を得ることができる。
斯るマツピングによれば情報の損失は生じないの
で、逆変換により画素を精密に再現することがで
きる。 第３図は、区域を区域の右上の区域（′）
に移し、区域を区域の右下の区域（′）に
移すマツピング方法を示す。このようにすると、
得られる変更された係数F^*（０）およびF^*(1)は次
の表に従つて形成される（差値は２の補数で示
される。）

【表】 これはＧ＝2⁴＝16の仮定に基づくものである。
区域のシフトは桁上げビツトＵおよび符号ビツト
VZが供給される排他NORゲートにより達成する
ことができる。 斯る係数のマツピングを実現する回路を第４ａ
図に示し、この回路は第２図の各演算装置に使用
することができる。第４ａ図において、２つの信
号ＡおよびＢは２進４ビツトワードの形態で発生
し、これを信号路中の４ますのブロツクで示す。
これら２つの信号は加算器６０および減算器６２
に供給され、減算器６２には２の補数で対応する
差を得るために値“１”を有する桁上げビツトが
連続的に供給される。加算器６０および減算器６
２の出力値は係数Ｆ（０）およびＦ(1)を表わし、
これらの係数は５ビツトの２進ワードで表わされ
る。係数Ｆ（０）においては最上位ビツトの位置
のビツトＵが桁上げビツトを表わし、係数Ｆ(1)に
おいては最上位ビツトの位置のビツトVZが符号
ビツトを表わす。 これら２個のビツトは排他NORゲート６４の
入力端子に供給され、このゲートの出力信号を係
数Ｆ（０）の桁上げビツトＵの代りにする。更に、
この係数の最下位ビツト（×印で示す）を省略す
る。これは他方の係数Ｆ(1)の対応するビツトが同
一の値を有するためである。この結果、変更され
た係数F^*（０）は４ビツトの長さになり、供給さ
れた信号ＡおよびＢと同数の情報単位を含むもの
となる。係数Ｆ(1)の符号ビツトは、変更された係
数F^*（０）の最上位ビツトに間接的に表示される
ため、以後は不要であるから、Ｆ(1)の下位４ビツ
トで変更された係数F^*(1)を表わす。この結果、
この係数も供給された信号ＡおよびＢと同様の情
報単位を有するものとなる。以上の結果を総合す
ると、供給された信号ＡおよびＢと同数の情報ビ
ツトを含む表による係数F^*（０）およびF^*(1)が
得られる。従つて、第２図の演算装置２２，２
６，３０等を第４ａ図に示す回路で実現すれば、
大きなサブ画像の変換のための演算装置の長い縦
続接続の場合でも係数のワード長は増大しない。 第１図の逆変換装置１２は変換装置２と略々同
一の構成を有し、ウオルシユーアダマール変換を
使用するときは両装置は同一になる。即ち、２個
の係数を段階的に処理してもとの画像データを再
生する。しかし、第４ａ図に示す回路で発生され
た変更された係数を使用するときは、逆変換も変
更する必要がある。初めに変更された係数の逆変
換の数学的背景について説明する。ウオルシユー
アダマール変換を使用するときは、逆変換におい
ても２個の係数の和および差を形成する。変更さ
れた係数を考慮に入れると、このとき得られる逆
変換値ＡおよびＢは逆変換された画素信号を直接
表わさず、得られる値は表に示すものとなる。

【表】 個々の区域において加減算される値は表から
得ることができる。和係数F^*（０）の係数1/2は、
その最下位ビツトが省略されているために得られ
る。差係数F^*(1)の係数1/2はその最下位ビツトが
実施例につき後に詳述するように他のビツトと別
個に他のビツトとは相違して処理されるためであ
る。 表は、この逆変換の場合も２の補数の減算は
差に値2⁴を加えることに相当し、第３図に従つて
定めた区域の係数に対してもとの値ＡおよびＢが
直接再現され、2⁴の形の桁上げを発生するだけで
あることを示している。この桁上げビツトは出力
値を逆変換処理中に発生する情報ワードの下位の
４ビツトに制限することにより簡単に除去でき
る。 第４ｂ図は斯る演算装置を示す。この演算装置
も加算器６８と減算器６６を具え、これら加算器
および減算器に復号された係数F^*（０）および
F^**(1)が並列に供給される。係数F^**(1)は係数F^*
(1)の最上位位置に値“０”を有する１ビツトを付
加して得られる。この係数F^**（１）の上位４ビ
ツトが係数F^*（０）の４ビツトと一緒に減算器６
６および加算器６８に供給され、更に加算器６８
は係数F^**(1)の最下位ビツトを桁上げビツトとし
て受信し、減算器６６は桁上げビツトとして値
“１”を有する信号を連続的に受信している。 減算器６６および加算器６８の出力信号は、表
につき述べたようにその下位４ビツトが所要の
値を直接示すので、その最上位ビツトは以後は処
理せず無視する。このように逆変換中もワード長
の増大を避けることができるため、両装置６６お
よび６８は供給される変更された係数を含むビツ
ト数を処理するだけでよい。 式(4)に従つた多数の画素のウオルシユーアダマ
ール変換は２点変換からステツプバイステツプで
得ることができるので、各出力値を逆変換に次段
の変更された係数として使用し、正確に同じよう
に処理することができる。従つて、変換中も逆変
換中もワード長の超過は避けられるため、各演算
装置は可能な最短ワード長に対し構成すればよ
い。

【図面の簡単な説明】

第１図は画素信号を変換および逆変換する装置
のブロツク図、第２図は変換装置または逆変換装
置のブツク回路図、第３図は出力値の値範囲の一
部分を異なる値範囲に移すマツピングの説明図、
第４ａ図は変換装置に使用される本発明手段が講
じられた補助変換器の構成図、第４ｂ図は逆変換
装置に使用される本発明手段が講じられた補助変
換器の構成図である。 １……導線、２……変換装置、３……導線、４
……量子化装置、６……制御装置、１０……伝送
路、１２……逆変換装置、１３……導線、１４…
…デコーダ、１５……出力端子、１６……制御装
置、２１……入力端子、２２，２６，３０，３
４，３８，４２，４６……演算装置、２４，２
８，３２，３６，４０，４４，４８……遅延装
置、６０……加算器、６２……減算器、６４……
排他NORゲート、６６……減算器、６８……加
算器。

Claims (1)

【特許請求の範囲】
1. １ 画像の画素をライン走査して得られた画素信
   号を変換装置において係数値に変換し、得られた
   係数を量子化装置で量子化する符号化装置と、量
   子化された係数を逆変換装置においてもとの画素
   子信号に極めて高度に一致する画素信号に再生す
   る復号化装置を具え、前記変換装置および逆変換
   装置の各々は複数個の順次の変換器Ｔ(i)を具え
   （ここでｉ＝１，２，３，……Ｎ）、各変換器Ｔ(i)
   はｉ個の入力端子と2i個の出力端子を有し、その
   ｉ個の入力端子はその前段の変換器Ｔ（ｉ−１）
   のｉ個の出力端子に接続され、各変換器Ｔ(i)はそ
   の前段の変換器Ｔ（ｉ−１）の関連する出力端子
   にそれぞれ接続された各々一つの入力端子を有す
   るｉ個の補助変換器から成り、各補助変換器はそ
   の入力端子に直接接続された入力端子と遅延装置
   を経て接続された入力端子の２個の入力端子と、
   変換器Ｔ(i)の出力端子のうちの２個に相当する２
   個の出力端子を有する演算装置を具えて成る画素
   信号を符号化および復号化する装置において、前
   記変換装置の各補助変換器には少くとも１つの追
   加の論理回路を設け、該論理回路に当該演算装置
   の２個の出力値の第１出力値の桁上げビツトと第
   ２出力値の符号ビツトを供給して補助ビツトを発
   生させ、この補助ビツトを前記第１出力値の最上
   位ビツトとして前記桁上げビツトの代りに入れる
   と共にこの第１出力値の最下位ビツトと前記第２
   出力値の符号ビツトは抑圧し、且つ前記逆変換装
   置の各補助変換器には前記第２出力値にこの第２
   出力値の最上位ビツトより上位のビツト位置に値
   “０”を有するビツトを加えて変更し、この変更
   された第２出力値の最下位ビツトを抑圧し、変更
   された第２出力値と一緒にこの抑圧した最下位ビ
   ツトを加算装置に桁上げビツトとして供給する変
   更回路を設けたことを特徴とする画素信号の符号
   化および復号化装置。