JPH027112B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はテレビ信号等の動画信号に対し、デイ
ジタルフイルタや高能率符号化等のデイジタル信
号処理ソフトウエアで実現する実時間信号処理プ
ロセツサに関する。

（従来技術とその問題点） 実時間デイジタル信号処理の利点はアナログ技
術では実現できない様な高精度もしくは高安定性
の保障されたフイルタや変復調装置が実現できる
こと、さらにアナログ信号処理では考えられなか
つた時変適応フイルタ等が容易に実現でることな
どが挙げられる。さらに最近急速に発展して来た
デイジタルLSI技術の成果を取り入れることによ
り、実時間デイジタル信号処理回路の小型化及び
低消費電力化が可能となり、アナログ回路の置換
及び高機能化への応用が徐々に進行して来つつあ
る。さらに詳しいデイジタル信号処理の利点等に
ついては電子通信学会誌1982年12月号の1280頁よ
り1284頁を参照されたい。

この様に多くの利点を持つデイジタル信号処理
も、その反面莫大な演算量を必要とする欠点を持
つている。実時間信号処理を行なうには、標本化
された入力信号１標本当り標本化周期以内に与え
られたデイジタル信号処理を行なわなくてはなら
ず、例えば電話音声（8kHz標本化）に対し４次
の巡回形デイジタルフイルタ処理を施す場合、
125マイクロ秒の間に乗算８回、加算８回の演算
を要する。このため電話音声と比べ周波数帯域幅
が1000倍以上も広く、従つて標本化周期も１／
1000以下となる動画信号に対し信号処理を施すに
は電話音声用信号処理回路と比べ1000倍以上高速
な回路が必要となる。このため、高度なデイジタ
ル信号処理が行えるのは現在のところ音声領域の
信号に留まつており、動画信号の処理はごく簡単
な処理に限られているのが現状である。

さらに音声領域の信号に対するデイジタル信号
処理に関しては、高度なデイジタル信号処理を行
ないたいため、種々のパラメータを変えたり、信
号処理アルゴリズムの一部を変えたりすることが
多い。このためソフトウエアによりアルゴリズム
やパラメータの変更が可能な信号処理装置の要求
が強い。従来ソフトウエアによりデイジタル信号
処理を行なうハードウエアとしては、アイ イー
イーイー ジヤーナル オブ ソリツドステート
サーキツツ（IEEE Journal of Solid State
Circuits）第SC−16巻４号（1981年８月）の372
頁より376頁に掲載されたシグナルプロセツサな
どがあり、このシグナルプロセツサの代表的な応
用例としては1982年アイイーイーイー発行のプロ
シーデイングズ オブ インターナシヨナル コ
ンフアレンス オン アクーステイクス スピー
チ シグナル プロセツシング（Proceedings
of International Conference on Acoustics、
Speech、Signal、Processing）誌の960頁より
963頁に掲載された32kbps ADPCMがあり、や
はり電話音声処理を対象としている。

この様な従来のプロセツサ形式ではいくら演算
回路を高速化しても1000倍以上の高速化は容易に
は望めないため、動画に対し高度なデイジタル信
号処理を行なうためのソフトウエア制御によるプ
ロセツサには不向きであつた。

（発明の目的） 本発明の目的はテレビ信号等の動画信号に対し
高度なデイジタル信号処理を施しうるソフトウエ
ア制御の回路を提供することにある。

本発明の目的は動画信号に複数のプロセツサで
信号処理を行なう場合に、多数のプロセツサを接
続するに当り、ハードウエアの信号伝送能力を損
うことなくプロセツサを追加できる方法を提供す
ることにある。

（発明の構成） 本発明によれば、テレビ信号等の動画信号の一
画面の始まりを知らせる同期信号より予め定めら
れた入力部分画面位置信号及び出力部分画面位置
信号を発生する制御部と、前記制御部より入力部
分画面位置信号を入力され、別途入力された動画
信号の前記入力部分画面位置信号の指定する部分
画面信号を取込む取込部と、前記取込部に接続さ
れ、前記取込部に取込まれた動画信号に対し次の
画面の取込が始まるまでに信号処理を施す処理部
と前記処理部の出力側に接続され、前記処理部の
処理結果を蓄えるとともに、別途前記制御部より
入力された前記出力部分画面位置信号の指定する
部分画面位置に前記蓄えられた処理結果を出力す
る出力部とから構成される複数個の単位プロセツ
サと、前記同期信号及び前記動画信号を１標本時
刻毎に１標本づつ遅延させる複数個の遅延回路
と、前記の遅延回路を介して遅延させられた同期
信号及び前記動画信号を１個の遅延回路毎に１個
の単位プロセツサに入力する手段と、前記複数個
の遅延回路の各々に接続された前記複数個単位プ
ロセツサ出力を前記遅延回路による遅延量の少い
ものから順に遅延されるとともに、前記遅延回路
による遅延量が１個多い単位プロセツサ出力と結
合させる手段とにより構成され、前記複数の単位
プロセツサで予め定める前記出力部分画面は各単
位プロセツサ間で重なりがない様に、また予め定
める前記入力部分画面信号は重なりを許して信号
処理し、各単位プロセツサの入出力信号をパイプ
ラインに接続したことを特徴とする実時間動画プ
ロセツサが得られる。

（発明の原理） 本発明の原理は一画面（フレーム）を複数個の
部分画面に分割し、各部分画面に１台づつの単位
シグナルプロセツサを割当てるとともに、各単位
プロセツサの入出力信号をパイプライン化するこ
とにより、何段も多段に亘つて単位プロセツサを
接続してもハードウエアの信号伝達能力を損うこ
となく単位プロセツサを追加できる様にする点で
ある。まず、動画を信号の伝送に適した一次元信
号として扱うと前述した様に約10MHzで標本化す
る必要があり、この場合約100n secの周期内に１
標本当りの処理を施す必要があつたが、動画信号
を画面という２次元信号として扱うと、例えばテ
レビ信号では１秒間に30枚の画面を送るにすぎな
い。つまり33ミリ秒間で１板の画面を処理できれ
ば１画面分の遅延が発生するものの実時間性は保
たれる。この１画面分の標本化信号を処理するに
あたり、複数個の単位プロセツサを用意し各単位
シグナルルプロセツサ間で処理すべき領域を予め
設定しておき、各単位シグナルプロセツサは割当
てられた処理部分画面領域に必要となる動画信号
を選択的に取り込む様にする。

この場合一般に取り込み部分画面は処理部分画
面より大きい。

例えば座標（ｉ，ｊ）の２次元標本化信号をｘ
（ｉ，ｊ）としこの２次元信号をインパルスレス
ポンス｛ｈ（ｋ，ｌ）｝のフイルタに通すことを考
える。ここで出力ｙ（ｉ，ｊ）は以下で定義され
る部分画面Ｏ、インパルスレスポンスｈ（ｋ，ｌ）
の広がりは区間Ｐに属しているものとする。

Ｏ＝｛（ｉ，ｊ）：−ＮｉＮ，−ＮｊＮ｝ Ｐ＝｛（ｋ，ｌ）：−ＭｋＭ，−ＭｌＭ｝
…(1) この時のフイルタ操作は次式に従う。

ｙ（ｉ，ｊ）＝ 〓^(k,l)EP ｈ（ｋ，ｌ）ｘ（ｉ−ｋ，ｊ−ｌ） …(2) よつて出力画面Ｏを得るために必要な入力信号
｛ｘ（ｉ，ｊ）｝の区間Ｑは式(1)及び式(2)より Ｑ＝｛（ｉ，ｊ）：−（Ｍ＋Ｎ）ｉ（Ｍ＋Ｎ）， −（Ｍ＋Ｎ）ｊ（Ｍ＋Ｎ）｝ …(3) となる。第２図はデータ取込画面Ｑと処理画面Ｏ
との関係を示したもので、一辺２（Ｍ＋Ｎ）の正
方形取込画像区間Ｑと一辺2Nの正方形処理画像
区間Ｏが示されている。

式(2)はコンボリユージヨン演算と呼ばれるが、
このほか相関演算もほぼ式(2)と同様に表現でき、
取込画像と処理画像の関係は第２図の様に表現で
きる。以上の様にデイジタル信号処理で基本とな
る演算であるコンボリユージヨンや相関演算では
取込画像と処理画像の領域は異なるものの、処理
画像の領域を固定すれば全画面の情報は不要とな
る。よつて、１画面を複数の部分画面に分割し各
部分画面を処理する複数の単位シグナルプロセツ
サを割当て、各単位シグナルプロセツサは各々に
必要となる取込部分画面分の信号を取り込めば信
号処理は各々の単位シグナルプロセツサで独立に
行なえる。つまり、各単位シグナルプロセツサで
は割当てられた部分画面の処理を前述した１フレ
ーム標本周期である33ミリ秒間に処理すれば良く
なり、数多くの単位シグナルプロセツサを並列に
動作させることで実時間動画処理が可能となる。

この様に多くの単位シグナルプロセツサにより
画面を処理する場合、単位シグナルプロセツサを
全て並列に並べ、画像入力及び画像出力を各々共
通のバスで結合することを考えるとこれ等共通バ
スを介してデータ転送するためにはデータ送出部
の信号駆動能力を充分に高める必要があり、おの
ずと接続しうる単位シグナルプロセツサの台数に
制約が加わる。この制約を除くために、入力画像
信号及び同期信号を遅延回路により１標本時刻づ
つ遅延させ、各単位シグナルプロセツサは各々遅
延回路により遅延を与えられた入力信号が加えら
れる様にすれば伝送される信号は再生中継される
ため前記信号駆動能力も小さくて良い。この様に
すると出力動画信号も入力信号に加えられた遅延
分づつ遅れるため、各単位シグナルプロセツサの
出力を結合させるには入力信号の遅延量の少ない
単位シグナルプロセツサの出力から１標本時刻づ
つ遅延させては遅延量が等しくなつた単位シグナ
ルプロセツサ出力と結合させれば良い。

（実施例） 次に本発明の実施例を図面を参照しながら説明
する。第１図は単位シグナルプロセツサを４台用
いた場合の本発明の一実施例で同期信号入力端子
１、動画信号入力端子２、単位シグナルプロセツ
サ３，４，５，６、同期信号出力端子７、動画信
号出力端子８、遅延回路８１，８２，８３，９
１，９２，９３からなつており、単位シグナルプ
ロセツサ３，４，５，６は各々取込部１０、処理
部１１、読出部１２、制御部１３からなつてい
る。取込部１０、読出部１２は記憶回路であり読
出部１２の記憶回路はトライステート出力（出力
として高インピーダンス状態になりうる）を有す
る。処理部１１及び制御部１３の詳細は後述す
る。遅延回路８１，８２，８３は標本化時刻毎に
入力データを出力へ移すＤ型フリツプフロツプよ
りなるレジスタであり各々制御信号用と動画信号
用の２組のレジスタにより構成される。さらに遅
延回路９１，９２，９３、はトライステート出力
を有するＤ型フリツプフロツプよりなるレジスタ
である。

端子１より入力される同期信号は単位シグナル
プロセツサ３の制御部１３に入力されるとともに
遅延回路８１へ入力される。単位シグナルプロセ
ツサ３に内蔵された制御部１３では入力された同
期信号より予め割当てられた取込部分画面領域に
属する信号が端子２へ入力される時点を識別し、
取込信号として取込部１０へ知らせる。

取込部１０は制御部１３より伝えられた取込信
号により端子２へ入力された動画信号を取込み記
憶する。

制御部１３はまた、端子１より入力された同期
信号より予め定められた取込部分画面領域の信号
が入力し終わると処理部１１に実行信号を伝え、
処理部１１は制御部１３から入力された実行信号
により予め定められたデイジタル信号処理、例え
ば前述した式(2)のコンボリユージヨン演算を取込
部１０に蓄えられた取込動画信号に対して行ない
演算結果は読出部１２へ書込む。

制御部１３は更に端子１より入力された同期信
号より予め定められた処理部分画面領域出力時点
を検出し、処理部分画面領域になると出力部１２
へ出力指令信号を伝え、出力部１２では制御部１
３よりの出力指令信号より前述した処理部１１で
処理され書き込まれた処理済データを順次出力す
る。

端子１に加えられた同期信号及び端子２に加え
られた動画信号は遅延回路１により１標本時刻の
遅延の後単位シグナルプロセツサ４の制御部１３
及び取込部１０へ伝えられ、以降単位シグナルプ
ロセツサ４の内部の制御部１３、取込部１０、処
理部１１及び出力部１２では単位シグナルプロセ
ツサ３の内部で起こる前述した動作と同様の動作
を異なつた部分画面に対して行なう。

プロセツサ５及び６も各々遅延回路８２，８３
を介して各々２標本時刻及び３標本時刻遅延させ
られた同期信号及び動画信号を受信し、各々単位
シグナルプロセツサ３及び４と同様の処理を行な
う。

単位シグナルプロセツサ３の出力部１２からの
出力は遅延回路９１により１標本時刻遅延させら
れる。遅延回路９１は単位シグナルプロセツサ４
が出力する場合のみトライステートとなる様にさ
れているため、遅延を受けた単位シグナルプロセ
ツサ３の出力は同じく遅延回路８１で遅延を受け
た同期信号を基準にすると正しく単位シグナルプ
ロセツサ３の受持つ画面位置に来ることになる。
このため遅延回路９１により遅延させられた単位
シグナルプロセツサ３の出力は遅延回路８１に現
われる同期信号に対し受け持ち区間が終了するま
での間遅延回路９２へ伝えられる。遅延回路９１
により遅延した単位シグナルプロセツサ３の出力
が全て遅延回路９２へ伝え終ると、単位シグナル
プロセツサ４の制御部１３からの出力指令信号は
遅延回路９１をトライステートとし出力部１２か
らデータを供給しはじめる。このため、遅延回路
９２では遅延回路９１を介した単位シグナルプロ
セツサ３からの出力が終了すると直ちに単位シグ
ナルプロセツサ４の出力を遅延入力として受け取
ることになる。単位シグナルプロセツサ５及び遅
延回路９２の、遅延回路８１からの同期信号に対
する出力関係は単位シグナルプロセツサ４及び遅
延回路９１の遅延回路８２からの同期信号に対す
る出力関係と同様であり、単位シグナルプロセツ
サ６及び遅延回路９２の遅延回路８３からの同期
信号に対する出力関係もまた同様となるため説明
を省略する。

第３図ａ〜ｄ，a′〜e′，ｆ，ｇは第１図の構成
を取つた場合の単位シグナルプロセツサ３及び４
で使用される取込信号、実行信号、出力指令信号
を示したものである。第３図で用いた動画信号は
説明を簡略化するため通常の全画面に亘るスキヤ
ン信号を部分画面毎に並べ変えた走査線変換を受
けたものと考えている。端子１に加えられた同期
信号ａは１画面の始まりを知らせるもので、最初
の第１区画画面を処理する単位シグナルプロセツ
サ３では制御部１３の発生する取込信号ｂは同期
信号と同時に立ち上がり取込領域が終了するまで
取込を指令し続ける。さらに、取込終了後制御部
１３は処理部１１に対し実行信号ｃを伝える。こ
の結果処理部１１は実行信号ｃの立ち上がりか
ら、取込信号ｂの次の立ち上がりまでの間で信号
処理を行なう。制御部１３はまた出力部１２に対
し出力指令信号ｄを伝える。この出力指令信号は
単位シグナルプロセツサ３の処理部分画面の位置
信号とも考えられる。第２図で説明した様に取込
部分画面は一般に処理部分画面より大きいため、
各々に対応する信号ｂとｄとでは信号ｂがオンと
なつている時間の方が信号ｄより長い。

信号a′は遅延回路８１を通り遅延した同期信号
を表わしている。

信号b′，c′，d′は第２区画画面を処理する単位
プロセツサ４の取込信号、実行信号、出力指令信
号である。信号b′とd′の関係は第２図で示した取
込部分画面と処理部分画面との差異から来るもの
である。単位プロセツサ４の処理部１１に許され
る処理時間は実行信号b′の立上りから出力指令信
号の立上りまでで、この長さは単位プロセツサ３
の処理部１１に許される時間と同じである。

信号e′は遅延回路９１の出力を示し、単位シグ
ナルプロセツサ３の出力がオンとして記されてい
る。遅延回路９１は単位シグナルプロセツサ４の
出力指令信号d′によりトライステート状態とな
り、かつ、単位シグナルプロセツサ４の出力は信
号d′により読み出されるため、遅延回路９２の入
力としては信号ｆが得られる。ここでＡと記され
ている部分は単位シグナルプロセツサ３の遅延さ
れた出力を、またＢと記されている部分は単位シ
グナルプロセツサ４の出力を示している。

第３図では単位プロセツサ３および４のみの制
御信号について述べたが単位プロセツサ５および
６も同様に行なわれる。よつて第１図の出力端子
８には端子１に加えられた同期信号より４標本時
刻だけ遅れて各単位シグナルプロセツサの出力が
信号ｇの様に連続して読み出されることとなる。
ここでＣ，Ｄは各単位シグナルプロセツサ５，６
の出力である。よつて、一画面分の動画を処理し
た結果が得られる。

第４図は単位シグナルプロセツサ３，４，５，
６、で用いられる制御部１３の一実施例であり、
同期信号入力端子２０、クロツク信号入力端子２
１、取込信号出力端子２２、実行信号出力端子２
３、出力指令信号出力端子２４、列カウンタ２
５、行カウンタ２６、読出専用メモリ２７，２
８、ゲート回路２９，３０，３１からなつてい
る。

読出専用メモリ２７は３ビツト出力で第１ビツ
トは入力アドレスの値が取込画面の行番号と一致
するものには１を他はゼロを出力する様プログラ
ムされており、第２ビツトは入力アドレスの値が
実行指令を出力したい時点の画面上の行番号とな
つたものには１を、他はゼロを出力するようプロ
グラムされており、第３ビツトは入力アドレスの
値が処理画面の行番号と一致するものには１を、
他はゼロを出力するようプログラムされている。

また、読出専用メモリ２８は同様に３ビツト出
力で第１ビツトは入力アドレスの値が取込画面の
列番号と一致するものには１を、他はゼロを出力
する様プログラムされており、第２ビツトは入力
アドレスの値が実行指令を出力したい時点の画面
上の列番号となつたものには１を他はゼロを出力
する様にプログラムされており、第３ビツトは入
力アドレスの値が処理画面の列番号と一致するも
のには１を他はゼロを出力する様プログラムされ
る。

同期信号が端子２０より入力されると、列カウ
ンタ２５及び行カウンタ２６はリセツトされ双方
ともゼロを出力する。いま第１図における第１区
画を処理する単位プロセツサ３の制御部を考えて
いるものとすると、列カウンタの値０により読出
専用メモリ２８は取込画面を示す第１ビツト目及
び出力画面を示す第３ビツト目に“１”を出力
し、第２ビツトは“０”である。また行カウンタ
の値０により読出専用メモリ２７は取込画面を示
す第１ビツト目及び出力画面を示す第３ビツト目
に“１”を出力し、第２ビツト目は“０”であ
る。このためゲート２９，３０，３１はそれぞれ
取込信号出力端子２２に“１”、実行信号出力端
子２３に“０”、出力指令出力端子２４に“１”
を出力する。標本化された動画信号が第１図の端
子２に加わる毎に第４図のクロツク端子２１に信
号が加わり列カウンタ２５を歩進し、列カウンタ
２５は全画面の一列分が終了すると行カウンタ２
６を一歩進し列カウンタ２５はゼロにもどる。こ
のため読出専用メモリ２８，２７の第１ビツト目
は取込画面に属する列及び行を各々の列カウンタ
２５、行カウンタ２６が示している限り“１”を
出力し、ゲート２９はよつて取込画面に属する標
本位置に対して“１”端子２２へ出力する。

同様に列カウンタ２５及び行カウンタ２６が処
理開始を指示すべき列と行の値を示した時のみ読
出専用メモリ２８，２７は“１”を出力し、この
時ゲート３０は端子２３に実行信号として“１”
を出力する。

同様に列カウンタ２５及び行カウンタ２６が出
力画面に相当する列及び行を示した時に読出専用
メモリ２８，２７は各々“１”を出力し、この結
果ゲート３１は端子２４に出力指令信号として
“１”を出力する。第５図は第１図の単位シグナ
ルプロセツサ３，４，５，６における処理部の一
実施例であり、シグナルプロセツサ４０、レジス
タ４１、ゲート４２、取込部よりの入力端子４
３、取込部へのアドレス出力端子４４、出力部へ
の出力４５、出力部へのアドレス出力端子４６、
出力部への書込信号出力端子４７、実行信号入力
端子４８、取込部出力禁止信号出力端子４９から
構成される。シグナルプロセツサ４０は本発明の
第２の文献で述べられているNEC製のμPD7720
を用いるものと仮定している。

μPD7720は内部に乗算器や加算器を持ち、独特
のバス構成を持つ信号処理用のプロセツサである
が、詳細は第２の文献に譲る。μPD7720は割込入
力端子（INT）に信号が来ると割込処理が動作
できる様になつており、さらにプログラム可能な
出力ビツトＰ１，Ｐ２を持つている。入出力は双
方向のパラレルバスＤを介して行ない、書込端子
Ｗに信号が来ている場合は入力方向バスとして、
書込端子Ｗに信号が来ない場合は出力方向バスと
して用いられる。

いま、第１図の制御部１３よりの実行信号が第
５図の端子４８に加わるとシグナルプロセツサ４
０は割込処理としてデイジタル信号処理を始め
る。このため、第１図の取込部１０よりの入力デ
ータを必要とし、まず、必要となるアドレスをポ
ートＤに用意してビツト出力ポートＰ１から
“１”を出力する。この時ゲート４２は“０”を
出力し、ポートＤのデータはシグナルプロセツサ
４０より外部へ出力でき、レジスタ４１にアドレ
スを格納する。次にＰ１を“０”とするとレジス
タ４１の内容が端子４４を介して取込部１０へ伝
達され、対応するデータが端子４３からポート
“Ｄ”へ入力される。

同様にシグナルプロセツサ４０より処理済とな
つたデータを出力部１２へ転送するには出力部１
２にアドレスを指定するため、必要となるアドレ
スをポートＤに用意してビツト出力ポートＰ１か
ら“１”を出力し、レジスタ４１にアドレスを書
込む。このアドレスは出力端子４６を介して出力
部１２へ伝達される。次に処理済みデータをポー
トＤに用意してビツト出力ポートＰ２から“１”
を出力する。この時、ゲート４２は“０”を出力
し、ポートＤはシグナルプロセツサ４０より外部
へ出力する状態となり、かつ、取込部には出力端
子４９を介して出力禁止を知らせるため、Ｄポー
ト上のデータは端子４５を介して出力部へ伝達さ
れる。ビツト出力ポートＰ２の“１”は端子４７
を込して出力部へ伝達され、端子４５から伝えら
れたデータを出力部へ書込むことを指令する。

以上の様にして本発明が実施できる。

なお、本発明の実施例では制御部に読出専用メ
モリを用いたがランダム・アクセス・メモリ等に
置換することにより予め定められた取込部分画像
及び処理部分画像の位置を動的に変換させること
もできる。

さらに、本発明では取込部分画像及び処理部分
画像の位置を指定する制御部を個々の単位シグナ
ルプロセツサに分散させてもたせたが、これらを
集中させて各単位プロセツサに制御信号のみを分
配する構成も容易に実現できる。これらの変形は
すべて本発明に属するものである。

（本発明の効果） 以上見て来たように、本発明によれば動画信号
を複数の単位シグナルプロセツサにより、お互い
に通信することなく、また単位シグナルプロセツ
サ間の境界部のデイジタル信号処理に何ら影響を
与えることなく、高度なデイジタル信号処理を実
現できる。このため、多くの単位シグナルプロセ
ツサを用いることにより実時間デイジタル信号処
理を動画信号に対して適応できる様になる。

また、パイプライン状に置かれた単位シグナル
プロセツサは取込画面および処理画面の指定のみ
が異なり、各単位シグナルプロセツサの処理部で
は同一デイジタル信号処理プログラムで処理すべ
きものであるから、プログラムの開発も単一シグ
ナルプロセツサについてのみ行えば良く、他の単
位シグナルプロセツサのプログラムは開発された
プログラムのコピーで良いため、プログラム作業
も容易となる。

さらに、単位シグナルプロセツサ間では取込画
面と処理画面の領域のみが異なるため、多くの単
位シグナルプロセツサをパイプライン状に設け、
故障を起こした単位シグナルプロセツサの出力を
禁止し、他の予備単位シグナルプロセツサの取り
込み画面と処理画面の定義のみを変えるだけで故
障を復帰できるため高信頼度の信号処理プロセツ
サとしても利用できる。

また、単位シグナルプロセツサは遅延回路によ
り分離されているため、多数の単位シグナルプロ
セツサを設けても伝送されるべき早期信号、入力
信号及び出力動画信号はリタイミングされて伝え
られるため、伝送信号の劣化による誤りなどは回
避できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は
本発明の原理を示す図、第３図は第１図の動作タ
イミングを示す図、第４図は第１図の一部を示す
図、第５図は第１図の一部を示す図である。 図において、１……同期信号入力端子、２……
動画信号入力端子、３，４，５，６……単位シグ
ナルプロセツサ、７……同期出力端子、８……動
画出力端子、１０……取込部、１１……処理部、
１２……読出部、１３……制御部、８１，８２，
８３，９１，９２，９３……遅延回路である。

Claims (1)

【特許請求の範囲】
1. １ テレビ信号等の動画信号の一画面の始まりを
   知らせる同期信号より予め定められた入力部分画
   面位置信号及び出力部分画面位置信号を発生する
   制御部と前記制御部より入力部分画面位置信号を
   入力され、別途入力された動画信号の前記入力部
   分画面位置信号の指定する部分画面信号を取込む
   取込部と、前記取込部に接続され、前記取込部に
   取込まれた動画信号に対し次の画面の取込みが始
   まるまでに信号処理を施す処理部と、前記処理部
   の出力側に接続され、前記処理部の処理結果を蓄
   えるとともに、別途前記制御部より入力された前
   記出力部分画面位置信号の指定する部分画面位置
   に前記蓄えられた処理結果を出力する出力部とか
   ら構成される複数個の単位プロセツサと、前記同
   期信号及び前記動画信号を１標本時刻毎に１標本
   づつ遅延させる複数個の遅延回路と、前記遅延回
   路を介して遅延させられた同期信号及び前記動画
   信号を１個の遅延回路毎に１個の単位プロセツサ
   に入力する手段と、前記複数個の遅延回路の各々
   に接続された前記複数個の単位プロセツサ出力を
   前記遅延回路による遅延量の少ないものから前記
   遅延回路による遅延量が１個多い単位プロセツサ
   出力と順次結合させる手段とにより構成され、前
   記複数個の単位プロセツサで予め定める前記出力
   部分画面は各単位プロセツサ間で重なりがない様
   に、また、予め定める前記出力部分画面は重なり
   を許して信号処理し、各単位プロセツサの入出力
   信号をパイプライン接続したことを特徴とする実
   時間動画プロセツサ。