JPH027208B2 - - Google Patents
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- JPH027208B2 JPH027208B2 JP452680A JP452680A JPH027208B2 JP H027208 B2 JPH027208 B2 JP H027208B2 JP 452680 A JP452680 A JP 452680A JP 452680 A JP452680 A JP 452680A JP H027208 B2 JPH027208 B2 JP H027208B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルフイルタに関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital filter.
デイジタルフイルタの特性は、Ｚ変換を用いる
と次式で示される伝達関数Ｈ（Ｚ）によつて表わ
される。 The characteristics of the digital filter are expressed by a transfer function H(Z) expressed by the following equation using Z transformation.
(1)式で、ai（ｉ＝０、…、Ｎ）、bi（ｉ＝１、…、
Ｎ）は、所要のフイルタ特性により決められる定
数であり、b0は１である。又分母はフイードバツ
ク系を示す。 In equation (1), a i (i=0,..., N), b i (i=1,...,
N) is a constant determined by the required filter characteristics, and b 0 is 1. Also, the denominator indicates the feedback system.
従来、デイジタルフイルタは(1)式から直接的に
構成され、例えばＮ＝２の場合には第１図の如き
回路となつていた。第１図で４０〜４４は係数が
（a0、a1、a2、b1又はb2）である乗算器、２０〜
２３は加算器、３０と３１はレジスタ（遅延回
路）を示す。これらの記号は第１図以降でも用い
るものとする。 Conventionally, a digital filter was constructed directly from equation (1), and for example, when N=2, the circuit was as shown in FIG. In FIG. 1, 40 to 44 are multipliers whose coefficients are (a 0 , a 1 , a 2 , b 1 or b 2 ); 20 to 44;
23 is an adder, and 30 and 31 are registers (delay circuits). These symbols will also be used in Figures 1 onwards.
従来の方法は、第１図から分かるように出力yo
を得るための演算としては、次のステツプが必要
である。 As can be seen from Figure 1, the conventional method outputs y o
The following steps are required to obtain .
（ステツプ１） 乗算器４１，４２，４３，４４
を動作させ、a1Z-1、a2Z-2、b1Z-1、b2Z-2を
各々求める。(Step 1) Multipliers 41, 42, 43, 44
and calculate a 1 Z -1 , a 2 Z -2 , b 1 Z -1 and b 2 Z -2 respectively.
（ステツプ２） 加算器２０，２２を動作させ、
b1Z-1＋b2Z-2及びa1Z-1＋a2Z-2を各々求める。(Step 2) Operate adders 20 and 22,
Find b 1 Z -1 +b 2 Z -2 and a 1 Z -1 +a 2 Z -2 , respectively.
（ステツプ３） 加算器２１を動作させる（１＋
b1Z-1＋b2Z-2）。(Step 3) Operate the adder 21 (1+
b 1 Z -1 + b 2 Z -2 ).
（ステツプ４） 乗算器４０を動作させる（a0を
掛ける）。(Step 4) Operate the multiplier 40 (multiply by a0 ).
（ステツプ５） 加算器２３を動作させる（分子
の計算）。(Step 5) Operate the adder 23 (numerator calculation).
即ち演算時間としては
乗算 ２回分
加算 （Ｎ＋１）回分
の時間が必要であり、（第２図参照）演算時間が
大きいという欠点があつた。デイジタルフイルタ
は時分割多重で使用されることが大きく、この欠
点により従来方式は多重度は小さくなつていた。 That is, the calculation time required is the time equivalent to two multiplications and two additions (N+1) (see FIG. 2), which is disadvantageous in that the calculation time is long. Digital filters are often used in time-division multiplexing, and due to this drawback, the multiplicity of conventional systems has been low.
なお第２図でt1は乗算器４１，４２，４３，４
４の動作時間、t2は加算器２０，２２の動作時
間、t3は加算器２１の動作時間、t4は乗算器４０
の動作時間、t5は加算器２３の動作時間を示す。 Note that in FIG. 2, t 1 is the multiplier 41, 42, 43, 4
4, t2 is the operating time of adders 20 and 22, t3 is the operating time of adder 21, t4 is the operating time of multiplier 40.
, and t5 indicates the operating time of the adder 23.
本発明はこのような従来方式の欠点を除き、高
速演算が可能でかつ演算精度の高いデイジタルフ
イルタを提供するもので、１回の乗算と複数の加
算で結果を得ることが出来る。 The present invention eliminates the drawbacks of the conventional method and provides a digital filter that is capable of high-speed calculation and has high calculation accuracy, and can obtain a result with one multiplication and multiple additions.
以下図面等を用いて詳細に説明する。 This will be explained in detail below using drawings and the like.
簡単のためＮ＝２とするが、任意の値のＮに対
して本発明が適用できるのは勿論である。(1)式に
Ｎ＝２を代入して伝達関数Ｈ（Ｚ）を求めると、
Ｈ（Ｚ）＝a0＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2
であり、これを変形すると
Ｈ（Ｚ）＝a0＋（a1−a0b1）Z-1＋（a2−a
0b2）Z-2／１＋b1Z-1＋b2Z-2(2)
とすることが可能である。(2)式が本発明の原理を
示す。 Although N=2 is assumed for simplicity, the present invention can of course be applied to any value of N. Substituting N=2 into equation (1) to find the transfer function H(Z), H(Z)=a 0 +a 1 Z -1 +a 2 Z -2 /1+b 1 Z -1 +b 2 Z -2 , and when transformed, H(Z)=a 0 + (a 1 −a 0 b 1 )Z -1 + (a 2 −a
0 b 2 ) Z -2 /1+b 1 Z -1 +b 2 Z -2 (2). Equation (2) shows the principle of the present invention.
本発明の構成は(2)式に従つて、第３図となる。
ただし、第３図における乗算器４５〜４９の各係
数は
α0＝a0
α1＝a1−a0b1
α2＝a2−a0b2
β1＝b1
β2＝b2 (3)
である。 The configuration of the present invention is shown in FIG. 3 according to equation (2).
However , each coefficient of the multipliers 45 to 49 in FIG . _ (3).
即ち係数αi、βiを(3)式の如く定めれば、(1)式と
同一特性のフイルタを第３図の如く実現すること
ができる。第３図から解かるように本発明では、
出力yoの計算にはフイードバツクループ部分（乗
算器４８，４９等）の演算を待ち、その結果を用
いるということはなくすべての乗算器を同時に動
作させることが可能で、演算は次のステツプによ
り行われる。 That is, if the coefficients α i and β i are determined as shown in equation (3), a filter having the same characteristics as equation (1) can be realized as shown in FIG. As can be seen from FIG. 3, in the present invention,
To calculate the output y o , all multipliers can be operated simultaneously instead of waiting for the calculations in the feedback loop (multipliers 48, 49, etc.) and using the results. This is done in steps.
（ステツプ１） フイードフオワード乗算器４
６，４７、フイードバツク乗算器４８，４９及
びフイードフオワード乗算器４５によりα1Z-1、
α2Z-2、β1Z-1、β2Z-2及びα0を提供する。(Step 1) Feedback multiplier 4
6, 47, α 1 Z -1 by the feedback multipliers 48, 49 and the feedback multiplier 45,
α 2 Z −2 , β 1 Z −1 , β 2 Z −2 and α 0 are provided.
（ステツプ２） 加算器２０と２２によりα1Z-1
＋α2Z-2及びβ1Z-1＋β2Z-2を提供する。(Step 2) α 1 Z -1 by adders 20 and 22
+α 2 Z −2 and β 1 Z −1 +β 2 Z −2 are provided.
（ステツプ３） 加算器２１と２３を動作させて
演算結果を得ると共に次のサイクルの演算の準
備をする。(Step 3) Adders 21 and 23 are operated to obtain calculation results and prepare for the next cycle of calculations.
タイムチヤートは第４図のようになる。ここで
t1′は乗算器４５〜４９の動作時間、t2′は加算器
２０，２２の動作時間、t3′は加算器２１，２３
の動作時間である。一般にyoの計算は
乗算が１回
加算がＮ回
の時間で行われる。従来方式と比較すると乗算時
間が1/2となり加算時間がＮ／（Ｎ＋１）となつ
ている。通常はＮ＝１〜２と選ばれるので、本発
明の方式の演算速度は従来方式の約２倍となる。 The time chart will look like Figure 4. here
t 1 ′ is the operating time of multipliers 45 to 49, t 2 ′ is the operating time of adders 20 and 22, and t 3 ′ is the operating time of adders 21 and 23.
is the operating time. Generally, the calculation of y o is performed in one multiplication and N additions. Compared to the conventional method, the multiplication time is halved and the addition time is N/(N+1). Since N=1 to 2 is usually selected, the calculation speed of the method of the present invention is approximately twice that of the conventional method.
「以上の説明ではＮ＝２としていたが、Ｎは任
意の値でよいことは先に述べたとおりである。す
なわち、(1)式は
ただし、
α0＝a0
α1＝（ai−a0bi）
βi＝bi
（ｉ＝１、２、…、Ｎ）
（ｉ＝０、１、…、Ｎ） (5)
と変形でき、(4)、(5)式に基づき第５図のようにデ
イジタルフイルタを構成できる。第５図におい
て、６０，６１，６２，６３は加算器、６４，６
５はレジスタ（遅延回路）、６６，６７はフイー
ドバツク乗算器、６８，６９はフイードフオワー
ド乗算器である。 "In the above explanation, N = 2, but as mentioned earlier, N can be any value. In other words, equation (1) is However, α 0 = a 0 α 1 = (a i −a 0 b i ) β i = b i (i=1, 2,..., N) (i=0, 1,..., N) (5) It can be modified and a digital filter can be constructed as shown in FIG. 5 based on equations (4) and (5). In FIG. 5, 60, 61, 62, 63 are adders, 64, 6
5 is a register (delay circuit), 66 and 67 are feedback multipliers, and 68 and 69 are feedback multipliers.
一般にデイジタルフイルタは、演算が有限ビツ
ト長で行われるため、係数の誤差が演算の丸め等
により特性が設計値からずれることが多い。本発
明は以下で説明するようにこのような演算による
誤差が小さいという特徴も有している。 Generally, in digital filters, calculations are performed with a finite bit length, and therefore characteristics often deviate from designed values due to coefficient errors and rounding of calculations. The present invention is also characterized in that errors caused by such calculations are small, as will be explained below.
即ち既に示した様に出力yoを得るために従来方
式では、a0の係数についての乗算は、b1〜bNの係
数についての乗算の和の結果に対して行なつてい
たため演算が時間的にくり返し行なわれるため演
算誤差が大きい。これに対し本発明による方式は
第３図に示すように、演算が時間的にくり返され
ないので、演算誤差が小さくなる。 That is, as already shown, in the conventional method to obtain the output y o , the multiplication for the coefficient of a 0 is performed on the result of the sum of the multiplication for the coefficients of b 1 to b N , which reduces the calculation time. The calculation error is large because it is performed repeatedly. On the other hand, in the method according to the present invention, as shown in FIG. 3, the calculation is not repeated over time, so the calculation error is reduced.
尚、本発明に類似した方式としてデイジタルフ
イルタの並列形式がある。並列形式は例えば
L.R.Rabirer、Bernard Gold共著
「Theory and Application of Digital
Signal Processing」
Prentice−Hall、Inc、U.S.A.発行1975年の
p.45に紹介されておりその構成を第６図に示す。
第６図でH1（Ｚ）、H2（Ｚ）、…、HK（Ｚ）は第１
図と同一のものであり、Ｃは式のaN／bNであ
る。 Note that there is a parallel format of digital filters as a system similar to the present invention. A parallel format is, for example, ``Theory and Application of Digital'' by LRRabirer and Bernard Gold.
"Signal Processing" published by Prentice-Hall, Inc., USA, 1975.
It is introduced on page 45, and its configuration is shown in Figure 6.
In Figure 6, H 1 (Z), H 2 (Z), ..., H K (Z) are the first
It is the same as the figure, and C is a N /b N in the formula.
第６図は一見第３図と類似した方式であるが、
第６図のH1（Ｚ）等は第１図と同一のものである
から、本発明のような高速演算が不可能でありか
つ演算誤差が小さくなることもない。また第３図
の係数α0と第６図の係数Ｃも全く異なる値となつ
ている。このように第６図と第３図は本質的に異
なるものである。 At first glance, Figure 6 is similar to Figure 3, but
Since H 1 (Z) and the like in FIG. 6 are the same as those in FIG. 1, high-speed calculation as in the present invention is not possible and calculation errors are not reduced. Furthermore, the coefficient α 0 in FIG. 3 and the coefficient C in FIG. 6 have completely different values. In this way, FIG. 6 and FIG. 3 are essentially different.
尚、デイジタルフイルタをカスケードに接続す
る場合には第３図において乗算器４５を除き、例
えば入力端子１０の直後に置くことも可能であ
る。このとき他の乗算器はその係数が１／α0とな
る。 Incidentally, when the digital filters are connected in cascade, the multiplier 45 in FIG. 3 can be omitted and placed, for example, immediately after the input terminal 10. At this time, the coefficients of the other multipliers become 1/α 0 .
以上詳細に説明したように、本発明は従来方式
と比較して極めて高速な演算を可能としかつ演算
誤差の小さいデイジタルフイルタを提供するもの
である。 As described above in detail, the present invention provides a digital filter that enables extremely high-speed calculations and has small calculation errors compared to conventional systems.
第１図は従来のデイジタルフイルタの構成例、
第２図は第１図の装置の動作タイムチヤート、第
３図は本発明によるＮ＝２の場合のデイジタルフ
イルタの構成例、第４図は第３図の装置の動作タ
イムチヤート、第５図は本発明によるＮ＝Ｎの場
合のデイジタルフイルタの構成例、第６図は別の
従来方式を示すための図である。
１０；入力端子、５０；出力端子、２０，２
１，２２，２３，６０，６１，６２，６３；加算
器、３０，３１，６４，６５；レジスタ（遅延回
路）、４０，４１，４２，４３，４４；乗算器、
４５，４６，４７，６８，６９；フイードフオワ
ード乗算器、４８，４９，６６，６７；フイード
バツク乗算器。
Figure 1 shows an example of the configuration of a conventional digital filter.
FIG. 2 is an operating time chart of the device shown in FIG. 1, FIG. 3 is an example of the configuration of a digital filter according to the present invention when N=2, FIG. 4 is an operating time chart of the device shown in FIG. 3, and FIG. 6 is a diagram showing an example of the configuration of a digital filter in the case of N=N according to the present invention, and FIG. 6 is a diagram showing another conventional method. 10; input terminal, 50; output terminal, 20,2
1, 22, 23, 60, 61, 62, 63; Adder, 30, 31, 64, 65; Register (delay circuit), 40, 41, 42, 43, 44; Multiplier,
45, 46, 47, 68, 69; Feedback multiplier; 48, 49, 66, 67; Feedback multiplier.
Claims (1)
るデイジタルフイルタにおいて、 Ｈ（Ｚ）を ただし、 α0＝a0 α1＝（ai−a0bi）（ｉ＝１、２、…、Ｎ） βi＝bi（ｉ＝０、１、…、Ｎ） と変形し、 係数がそれぞれβ1、β2、…、βNの第１、第２、
…、第Ｎの演算値フイードバツク用乗算器、係数
がそれぞれα1、α2、…、αNの第（Ｎ＋１）、第
（Ｎ＋２）、…、第（Ｎ＋Ｎ）の演算値フイードフ
オワード用乗算器、係数がα0の第（2N＋１）の
演算値フイードフオワード用乗算器、Ｎ個のレジ
スタ（または遅延回路）を用い、 第１、第２、…、第Ｎの乗算器の各出力と前記
デイジタルフイルタの入力との総和を第１のレジ
スタの入力とし、 該第１のレジスタの出力を、第２のレジスタの
入力、第（Ｎ＋１）の乗算器の入力及び前記第１
の乗算器の入力とし、 該第２のレジスタの出力を、第３のレジスタの
入力、第（Ｎ＋２）の乗算器の入力及び前記第２
の乗算器の入力とし、 第（Ｎ−１）のレジスタの出力を、第Ｎのレジ
スタの入力、第（Ｎ＋Ｎ）の乗算器の入力前記Ｎ
の乗算器の入力とし、 前記デイジタルフイルタの入力を第（2N＋１）
の乗算器の入力とし、 第（Ｎ＋１）〜第（2N＋１）の乗算器の出力
の総和を前記デイジタルフイルタの出力とするよ
うに構成することを特徴とするデイジタルフイル
タ。[Claims] 1. Transfer function H(Z) is changed by Z transformation. (However, a i and b i are coefficients, b 0 = 1) In the digital filter, H(Z) is However, α 0 = a 0 α 1 = (a i −a 0 b i ) (i=1, 2,..., N) β i = b i (i=0, 1,..., N), The first , second , and
..., the N-th calculated value feedback multiplier, whose coefficients are α 1 , α 2 , ..., α N -th (N+1), (N+2), ..., (N+N)-th calculated value feedback, respectively. Multiplier, (2N+1)th calculated value feed forward multiplier with coefficient α 0 , using N registers (or delay circuits), each of the first, second, ..., Nth multiplier The sum of the output and the input of the digital filter is input to a first register, and the output of the first register is input to the second register, the input of the (N+1)th multiplier, and the first register.
The output of the second register is the input of the third register, the input of the (N+2)th multiplier and the second register.
The output of the (N-1)th register is the input of the Nth register, and the input of the (N+N)th multiplier is the input of the (N+N)th multiplier.
The input of the digital filter is the (2N+1)th multiplier input.
A digital filter, characterized in that the digital filter is configured such that the sum of the outputs of the (N+1)th to (2N+1)th multipliers is the output of the digital filter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP452680A JPS56102111A (en) | 1980-01-21 | 1980-01-21 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP452680A JPS56102111A (en) | 1980-01-21 | 1980-01-21 | Digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56102111A JPS56102111A (en) | 1981-08-15 |
| JPH027208B2 true JPH027208B2 (en) | 1990-02-16 |
Family
ID=11586483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP452680A Granted JPS56102111A (en) | 1980-01-21 | 1980-01-21 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56102111A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4813001A (en) * | 1987-05-29 | 1989-03-14 | Schlumberger Systems, Inc. | AC calibration method and device by determining transfer characteristics |
-
1980
- 1980-01-21 JP JP452680A patent/JPS56102111A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56102111A (en) | 1981-08-15 |
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