JPH0311566B2 - - Google Patents
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- JPH0311566B2 JPH0311566B2 JP57222241A JP22224182A JPH0311566B2 JP H0311566 B2 JPH0311566 B2 JP H0311566B2 JP 57222241 A JP57222241 A JP 57222241A JP 22224182 A JP22224182 A JP 22224182A JP H0311566 B2 JPH0311566 B2 JP H0311566B2
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- JP
- Japan
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- circuit
- digital filter
- adder
- auxiliary
- input terminal
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- Expired - Lifetime
Links
- 125000004122 cyclic group Chemical group 0.000 claims description 26
- 238000013139 quantization Methods 0.000 description 18
- 230000006870 function Effects 0.000 description 14
- 238000005070 sampling Methods 0.000 description 11
- 230000000737 periodic effect Effects 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Filters And Equalizers (AREA)
- Liquid Crystal Substances (AREA)
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、巡回型デジタルフイルタであつて、
その巡回部分が フイルタ入力端子と； 大きさ打切り回路の形態の量子化装置および加
算装置の縦続接続回路を有する第１回路であつ
て、該第１回路が、前記の加算装置に接続された
第１，第２および第３入力端子と、前記の加算装
置の１つに結合された出力端子とを有し、前記の
第１入力端子を前記のフイルタ入力端子に接続し
て成る第１回路と； 前記の第１回路の出力端子をこの第１回路の第
２および第３入力端子にそれぞれ接続する第２お
よび第３回路であつて、これら第２および第３回
路の各々が補助回路と乗算回路との縦続接続回路
より成るようにした第２および第３回路と を具える巡回型デジタルフイルタに関するもので
ある。
その巡回部分が フイルタ入力端子と； 大きさ打切り回路の形態の量子化装置および加
算装置の縦続接続回路を有する第１回路であつ
て、該第１回路が、前記の加算装置に接続された
第１，第２および第３入力端子と、前記の加算装
置の１つに結合された出力端子とを有し、前記の
第１入力端子を前記のフイルタ入力端子に接続し
て成る第１回路と； 前記の第１回路の出力端子をこの第１回路の第
２および第３入力端子にそれぞれ接続する第２お
よび第３回路であつて、これら第２および第３回
路の各々が補助回路と乗算回路との縦続接続回路
より成るようにした第２および第３回路と を具える巡回型デジタルフイルタに関するもので
ある。
このようなフイルタの出力信号はこの巡回部分
に存在する信号、例えば入力信号と、補助回路に
よつて生ぜしめられた２つの信号とを、或いは入
力信号と乗算回路によつて生ぜしめられた２つの
信号とを線形的に組合せることにより得られる。
に存在する信号、例えば入力信号と、補助回路に
よつて生ぜしめられた２つの信号とを、或いは入
力信号と乗算回路によつて生ぜしめられた２つの
信号とを線形的に組合せることにより得られる。
既知のように、デジタルフイルタは、デジタル
入力信号を濾波し、デジタル出力信号を生ぜしめ
る装置である。
入力信号を濾波し、デジタル出力信号を生ぜしめ
る装置である。
デジタル信号は数の列である。これらの数は固
定の等間隔瞬時に生じる。これらの数はデジタル
回路、すなわち例えばアナログ信号をサンプリン
グするアナログ−デジタル変換器によつて生ぜし
められる。数が生じる２つの順次の瞬時間の期間
はしばしばサンプリング周期と称されており、こ
の周期がＴで表わされる。数の各々は複数個のビ
ツトを有する。通常１つのビツトが数の正負符号
を表わし、他のビツトがこの数の大きさを表わ
す。従つて上記の他のビツトはしばしば大きさビ
ツト（マグニチユードビツト）と称されている。
各大きさビツトには所定の値すなわち所定のの重
みが割当てられている。通常最上位の大きさビツ
トは値（1/2）1を有し、最下位の大きさビツトは
値（1/2）Nを有している。ここにＮは数の大きさ
ビツトの総個数を示す。以後、通常のように大き
さビツトのこの個数をワード長（語長）と称す
る。
定の等間隔瞬時に生じる。これらの数はデジタル
回路、すなわち例えばアナログ信号をサンプリン
グするアナログ−デジタル変換器によつて生ぜし
められる。数が生じる２つの順次の瞬時間の期間
はしばしばサンプリング周期と称されており、こ
の周期がＴで表わされる。数の各々は複数個のビ
ツトを有する。通常１つのビツトが数の正負符号
を表わし、他のビツトがこの数の大きさを表わ
す。従つて上記の他のビツトはしばしば大きさビ
ツト（マグニチユードビツト）と称されている。
各大きさビツトには所定の値すなわち所定のの重
みが割当てられている。通常最上位の大きさビツ
トは値（1/2）1を有し、最下位の大きさビツトは
値（1/2）Nを有している。ここにＮは数の大きさ
ビツトの総個数を示す。以後、通常のように大き
さビツトのこの個数をワード長（語長）と称す
る。
大きさの打切りとは、ｍ＋ｒのワード長を有す
る数の大きさビツトに関して行なう演算であつ
て、この数の上位からｍ個の大きさビツトのうち
の最下位の大きさビツトよりも重みの小さなｒ個
の大きさビツトを捨て、ワード長がｍの量子化数
をうる演算を意味するものとする。
る数の大きさビツトに関して行なう演算であつ
て、この数の上位からｍ個の大きさビツトのうち
の最下位の大きさビツトよりも重みの小さなｒ個
の大きさビツトを捨て、ワード長がｍの量子化数
をうる演算を意味するものとする。
巡回部分に１個のみの量子化回路を用いた前述
した種類の巡回型デジタルフイルタは後述の参考
文献１〜５に記載されている。特に参考文献１お
よび２の各々には、量子化回路を大きさ打切り回
路の形態にした巡回型デジタルフイルタが記載さ
れている。
した種類の巡回型デジタルフイルタは後述の参考
文献１〜５に記載されている。特に参考文献１お
よび２の各々には、量子化回路を大きさ打切り回
路の形態にした巡回型デジタルフイルタが記載さ
れている。
これらの参考文献から明らかなように、これら
の従来の巡回型デジタルフイルタにおいては、第
１回路が縦続接続された第１および第２の加算器
を以つて構成されており、第１加算器がフイルタ
入力端子に接続された入力端子と第１回路の出力
端子に接続された出力端子とを有している。大き
さ打切り回路は２つの加算器間に、或いは第１加
算器の出力端子と第１回路の出力端子との間に配
置されている。
の従来の巡回型デジタルフイルタにおいては、第
１回路が縦続接続された第１および第２の加算器
を以つて構成されており、第１加算器がフイルタ
入力端子に接続された入力端子と第１回路の出力
端子に接続された出力端子とを有している。大き
さ打切り回路は２つの加算器間に、或いは第１加
算器の出力端子と第１回路の出力端子との間に配
置されている。
第２回路はメモリ素子の形態の補助回路を以つ
て構成され、この補助回路の出力端子は一定乗数
の第１乗算器の入力端子に接続されている。この
メモリ素子の記憶時間は固定であり、その入力端
子は第１回路の出力端子に接続されている。一定
乗数の第１乗算器はこれに供給される信号に一定
の乗数a1を乗じ、その出力端子は第２加算器の一
方の入力端子に接続されている。
て構成され、この補助回路の出力端子は一定乗数
の第１乗算器の入力端子に接続されている。この
メモリ素子の記憶時間は固定であり、その入力端
子は第１回路の出力端子に接続されている。一定
乗数の第１乗算器はこれに供給される信号に一定
の乗数a1を乗じ、その出力端子は第２加算器の一
方の入力端子に接続されている。
第３回路もまたメモリ素子の形態の補助回路を
以つて構成され、この補助回路の出力端子は一定
乗数の第２乗算器の入力端子に接続されている。
このメモリ素子の記憶時間は第２回路におけるメ
モリ素子の記憶時間の２倍であり、その入力端子
も第１回路の出力端子に接続されている。一定乗
数のこの第２乗算器はこれに供給される信号に一
定乗数a2を乗じ、その出力端子は第２加算器の他
方の入力端子に接続されている。
以つて構成され、この補助回路の出力端子は一定
乗数の第２乗算器の入力端子に接続されている。
このメモリ素子の記憶時間は第２回路におけるメ
モリ素子の記憶時間の２倍であり、その入力端子
も第１回路の出力端子に接続されている。一定乗
数のこの第２乗算器はこれに供給される信号に一
定乗数a2を乗じ、その出力端子は第２加算器の他
方の入力端子に接続されている。
第２および第３回路においては、これらの関連
するメモリ素子に記憶された数にそれぞれ一定乗
数a1およびa2が乗じられる。従つて、積の数が生
じ、これらの数の各々は、互いに乗じられている
数のワード長の和に等しいワード長を有してい
る。これらの積の数の２つは第２加算器で互いに
加算され、和の数が形成される。この和の数が２
つのメモリ素子に供給され、これらメモリ素子に
記憶される。これらのメモリ素子の記憶容量はこ
れらの和の数のワード長に合つたものとする必要
がある。量子化回路は、メモリ素子の記憶容量を
所定のビツト数に制限しうるようにする。この目
的の為に、前述したように、この量子化回路を、
和の数のワード長を大きさ打切り処理により制限
する大きさ打切り回路の形態にすることができ
る。或いはまた、この量子化回路を、和が丸めら
れるような構成とすることができる。
するメモリ素子に記憶された数にそれぞれ一定乗
数a1およびa2が乗じられる。従つて、積の数が生
じ、これらの数の各々は、互いに乗じられている
数のワード長の和に等しいワード長を有してい
る。これらの積の数の２つは第２加算器で互いに
加算され、和の数が形成される。この和の数が２
つのメモリ素子に供給され、これらメモリ素子に
記憶される。これらのメモリ素子の記憶容量はこ
れらの和の数のワード長に合つたものとする必要
がある。量子化回路は、メモリ素子の記憶容量を
所定のビツト数に制限しうるようにする。この目
的の為に、前述したように、この量子化回路を、
和の数のワード長を大きさ打切り処理により制限
する大きさ打切り回路の形態にすることができ
る。或いはまた、この量子化回路を、和が丸めら
れるような構成とすることができる。
量子化回路はいかなる場合でも和の数に対して
非線形の演算を行なう。従つて、デジタルフイル
タの巡回部分においてあらゆる種類の不所望な発
振現象が生じるおそれがあり、この現象によりフ
イルタの出力信号に悪影響を及ぼす。その理由
は、この出力信号はこの巡回部分に存在する信号
を線形的に合成することにより形成される為であ
る。
非線形の演算を行なう。従つて、デジタルフイル
タの巡回部分においてあらゆる種類の不所望な発
振現象が生じるおそれがあり、この現象によりフ
イルタの出力信号に悪影響を及ぼす。その理由
は、この出力信号はこの巡回部分に存在する信号
を線形的に合成することにより形成される為であ
る。
この種類の不所望な発振現象がリミツトサイク
ルとして知られている。振幅および周期に関する
このようなリミツトサイクルの特定の形態は量子
化回路において行なわれる演算や、入力信号の性
質に依存する。リミツトサイクルに対して必要な
条件は、入力信号が一定であるか或いは周期的で
あるということである。
ルとして知られている。振幅および周期に関する
このようなリミツトサイクルの特定の形態は量子
化回路において行なわれる演算や、入力信号の性
質に依存する。リミツトサイクルに対して必要な
条件は、入力信号が一定であるか或いは周期的で
あるということである。
量子化回路において、大きさ打切りが後述の参
考文献１に記載されているようにして行なわれる
場合には、以下のａ）〜ｃ）に記載したような状
態となる。
考文献１に記載されているようにして行なわれる
場合には、以下のａ）〜ｃ）に記載したような状
態となる。
ａ） 入力信号が一定でしかも零に等しい場合に
は、サンプリング周期Ｔの１倍或いは２倍或い
は４倍に等しい周期を有するリミツトサイクル
が確実に生ぜず、他の周期を有するリミツトサ
イクルが生じる可能性も極めて少ない。
は、サンプリング周期Ｔの１倍或いは２倍或い
は４倍に等しい周期を有するリミツトサイクル
が確実に生ぜず、他の周期を有するリミツトサ
イクルが生じる可能性も極めて少ない。
ｂ） 入力信号が一定でしかも零に等しくない場
合には、多くのリミツトサイクルが生じるおそ
れがある。
合には、多くのリミツトサイクルが生じるおそ
れがある。
ｃ） 入力信号が周期的である場合にも多くのリ
ミツトサイクルが生じるおそれがある。
ミツトサイクルが生じるおそれがある。
量子化回路において、制御丸めを後述の参考文
献３に記載された方法で行なう場合には、以下の
ａ）〜ｃ）に記載した状態となる。
献３に記載された方法で行なう場合には、以下の
ａ）〜ｃ）に記載した状態となる。
ａ） 入力信号が一定でしかも零に等しい場合に
は、リミツトサイクルが生じるおそれがない。
は、リミツトサイクルが生じるおそれがない。
ｂ） 入力信号が一定でしかも零に等しくない場
合には、サンプリング周期Ｔの１倍或いは２倍
のいずれかに等しい周期を有するリミツトサイ
クルまたはこれら双方のリミツトサイクルのみ
をが生じるおそれがある。
合には、サンプリング周期Ｔの１倍或いは２倍
のいずれかに等しい周期を有するリミツトサイ
クルまたはこれら双方のリミツトサイクルのみ
をが生じるおそれがある。
ｃ） 入力信号が周期的でありサンプリング周期
Ｔの２倍に等しい周期を有する場合にも、サン
プリング周期Ｔの１倍或いは２倍のいずれかに
等しい周期を有するリミツトサイクルまたはこ
れら双方のリミツトサイクルのみが生じるおそ
れがある。
Ｔの２倍に等しい周期を有する場合にも、サン
プリング周期Ｔの１倍或いは２倍のいずれかに
等しい周期を有するリミツトサイクルまたはこ
れら双方のリミツトサイクルのみが生じるおそ
れがある。
〔発明の目的〕
本発明の目的は、入力信号が一定であるか、零
に等しいか否か、周期的で入力信号のサンプリン
グ周期Ｔの１倍或いは２倍に等しい周期を有する
かにかかわらず、リミツトサイクルが完全に生じ
ない前述した種類の巡回型デジタルフイルタを提
供せんとするにある。
に等しいか否か、周期的で入力信号のサンプリン
グ周期Ｔの１倍或いは２倍に等しい周期を有する
かにかかわらず、リミツトサイクルが完全に生じ
ない前述した種類の巡回型デジタルフイルタを提
供せんとするにある。
本発明は、巡回型デジタルフイルタであつて、
その巡回部分が フイルタ入力端子と； 大きさ打切り量子化装置および加算装置の縦続
接続回路を有する第１回路であつて、該第１回路
が、前記の加算装置に接続された第１，第２およ
び第３入力端子と、前記の加算装置に結合された
出力端子とを有し、前記の第１入力端子を前記の
フイルタ入力端子に接続して成る第１回路と； 前記の第１回路の出力端子をこの第１回路の第
２および第３入力端子にそれぞれ接続する第２お
よび第３回路であつて、これら第２および第３回
路の各々が補助回路と乗算回路との縦続接続回路
を有するようにした第２および第３回路と を具える巡回型デジタルフイルタにおいて、Ｐが
定数を表わすものとして前記の第２回路における
補助回路が式 H1（Ｚ）＝ｐ／（Ｚ−１） によつて表わされる伝達関数H1（Ｚ）を有し、ｑ
が定数を表わすものとして前記の第３回路におけ
る補助回路が式 H2（Ｚ）＝ｑ／（Ｚ＋１） によつて表わされる伝達関数を有するようにした
ことを特徴とする。
その巡回部分が フイルタ入力端子と； 大きさ打切り量子化装置および加算装置の縦続
接続回路を有する第１回路であつて、該第１回路
が、前記の加算装置に接続された第１，第２およ
び第３入力端子と、前記の加算装置に結合された
出力端子とを有し、前記の第１入力端子を前記の
フイルタ入力端子に接続して成る第１回路と； 前記の第１回路の出力端子をこの第１回路の第
２および第３入力端子にそれぞれ接続する第２お
よび第３回路であつて、これら第２および第３回
路の各々が補助回路と乗算回路との縦続接続回路
を有するようにした第２および第３回路と を具える巡回型デジタルフイルタにおいて、Ｐが
定数を表わすものとして前記の第２回路における
補助回路が式 H1（Ｚ）＝ｐ／（Ｚ−１） によつて表わされる伝達関数H1（Ｚ）を有し、ｑ
が定数を表わすものとして前記の第３回路におけ
る補助回路が式 H2（Ｚ）＝ｑ／（Ｚ＋１） によつて表わされる伝達関数を有するようにした
ことを特徴とする。
以下に図面につき説明する。
第１図は最も一般的に用いられている構造の二
次の巡回型デジタルフイルタを示す。この既知の
フイルタの巡回部分は、第１入力端子２、第２入
力端子３、第３入力端子４および出力端子５を有
する第１回路１を具えている。より詳細に言えば
この第１回路１は加算器６を以つて構成され、こ
の加算器の入力端子は第２入力端子３および第３
入力端子４にそれぞれ接続されている。この加算
器の出力端子には信号Ｖ（ｎ）が生ぜしめられ、
この信号が加算器８の入力端子に供給される。こ
の加算器８の他の入力端子は第１回路の入力端子
２に接続されており、この加算器８の出力端子は
大きさ打切り回路７の形態の量子化回路を経て第
１回路の出力端子５に接続されている。この出力
端子５にはｙ（ｎ）で示す信号が生じる。この第
１回路１の入力端子２はフイルタの入力端子９に
接続されており、従つて濾波すべきデジタル情報
信号ｘ（ｎ）を受ける。
次の巡回型デジタルフイルタを示す。この既知の
フイルタの巡回部分は、第１入力端子２、第２入
力端子３、第３入力端子４および出力端子５を有
する第１回路１を具えている。より詳細に言えば
この第１回路１は加算器６を以つて構成され、こ
の加算器の入力端子は第２入力端子３および第３
入力端子４にそれぞれ接続されている。この加算
器の出力端子には信号Ｖ（ｎ）が生ぜしめられ、
この信号が加算器８の入力端子に供給される。こ
の加算器８の他の入力端子は第１回路の入力端子
２に接続されており、この加算器８の出力端子は
大きさ打切り回路７の形態の量子化回路を経て第
１回路の出力端子５に接続されている。この出力
端子５にはｙ（ｎ）で示す信号が生じる。この第
１回路１の入力端子２はフイルタの入力端子９に
接続されており、従つて濾波すべきデジタル情報
信号ｘ（ｎ）を受ける。
この第１回路の出力端子５は第２回路１０を経
て入力端子３に接続されているとともに第３回路
１１を経て入力端子４に接続されている。この第
１図の例では、この第２回路１０は第１補助回路
１２およびこれに続く一定乗数の乗算器１３を以
つて構成されている。この第１補助回路１２は伝
達関数H1（Ｚ）を有し、信号y1（ｎ）を生じ、乗
算器１３は一定の乗数a1を有しているものとす
る。第３回路１１は第２補助回路１４およびこれ
に続く一定乗数の乗算器１５を以つて構成されて
いる。この第２補助回路１４は伝達関数H2（Ｚ）
を有し、信号y2（ｎ）を生じ、乗算器１５の乗数
はa2に等しいものとする。
て入力端子３に接続されているとともに第３回路
１１を経て入力端子４に接続されている。この第
１図の例では、この第２回路１０は第１補助回路
１２およびこれに続く一定乗数の乗算器１３を以
つて構成されている。この第１補助回路１２は伝
達関数H1（Ｚ）を有し、信号y1（ｎ）を生じ、乗
算器１３は一定の乗数a1を有しているものとす
る。第３回路１１は第２補助回路１４およびこれ
に続く一定乗数の乗算器１５を以つて構成されて
いる。この第２補助回路１４は伝達関数H2（Ｚ）
を有し、信号y2（ｎ）を生じ、乗算器１５の乗数
はa2に等しいものとする。
前述したように、巡回型デジタルフイルタの出
力信号は巡回部分に存在する信号を線形的に合成
することにより得ることができる。この目的の為
に第１図の例では、第１回路１の出力端子５が一
定乗数の乗算器１６を経て加算器１９の入力端子
に接続され、この加算器１９の出力端子２０がフ
イルタの出力端子を構成し、この出力端子にフイ
ルタ出力信号ｕ（ｎ）が生じるようにしている。
この加算器１９の他の入力端子には一定乗数の乗
算器１３および１５の出力端子が特に量子化回路
２１および２２と一定乗数の乗算器１７および１
８とをそれぞれ経て接続されている。一定乗数の
乗算器１６，１７および１８は一定乗数b1，b2お
よびb3をそれぞれ有する。量子化回路２１および
２２は乗算器１３および１５によつて生ぜしめら
れた積の形態のワード（語）のワード長（語長）
を制限する為のものである。
力信号は巡回部分に存在する信号を線形的に合成
することにより得ることができる。この目的の為
に第１図の例では、第１回路１の出力端子５が一
定乗数の乗算器１６を経て加算器１９の入力端子
に接続され、この加算器１９の出力端子２０がフ
イルタの出力端子を構成し、この出力端子にフイ
ルタ出力信号ｕ（ｎ）が生じるようにしている。
この加算器１９の他の入力端子には一定乗数の乗
算器１３および１５の出力端子が特に量子化回路
２１および２２と一定乗数の乗算器１７および１
８とをそれぞれ経て接続されている。一定乗数の
乗算器１６，１７および１８は一定乗数b1，b2お
よびb3をそれぞれ有する。量子化回路２１および
２２は乗算器１３および１５によつて生ぜしめら
れた積の形態のワード（語）のワード長（語長）
を制限する為のものである。
後述の参考文献に記載されているように、この
既知の二次の巡回型デジタルフイルタにおける補
助回路１２は１サンプリング周期の遅延時間Ｔを
有する遅延素子の形態となつており、従つてH1
（Ｚ）＝Z-1となる。また補助回路１４は遅延時間
2Tを有する遅延素子より成つており、従つてH2
（Ｚ）＝Z-2となる。ｎN1であるあらゆるｎの値
に対しｘ（ｎ）＝０であれば、この既知の回路はリ
ミツトサイクルを殆んど生じないということを以
下のようにして証明することができる。大きさ打
切り回路７は和ｘ（ｎ）＋ｖ（ｎ）の絶対値よりも
小さな絶対値を有する数ｙ（ｎ）を生じる。換言
すれば、この大きさ打切り回路７は信号ｙ（ｎ）
を零にしようとする傾向にあり、このことは、ｎ
N1に対しｘ（ｎ）＝０であれば多くの場合いく
つかのサンプリング期間が経過した後に達成され
る。ｎの所定の値、例えばｎ＝N2／N1からｙ
（N2）＝０が満足される場合には、２つの回路１
０および１１にはもはや入力信号が供給されず、
従つて２サンプリング期間後には回路１０および
１１の双方はもはや零以外の信号を生じない。ｎ
の所定値からフイルタの入力信号ｘ（ｎ）が零に
等しくならない場合には、ｙ（ｎ）は零に等しく
ならず、リミツトサイクルの発生に関してはもは
や何も決定することができない。この場合には、
ｙ（ｎ）はｘ（ｎ）の振幅に依存する。
既知の二次の巡回型デジタルフイルタにおける補
助回路１２は１サンプリング周期の遅延時間Ｔを
有する遅延素子の形態となつており、従つてH1
（Ｚ）＝Z-1となる。また補助回路１４は遅延時間
2Tを有する遅延素子より成つており、従つてH2
（Ｚ）＝Z-2となる。ｎN1であるあらゆるｎの値
に対しｘ（ｎ）＝０であれば、この既知の回路はリ
ミツトサイクルを殆んど生じないということを以
下のようにして証明することができる。大きさ打
切り回路７は和ｘ（ｎ）＋ｖ（ｎ）の絶対値よりも
小さな絶対値を有する数ｙ（ｎ）を生じる。換言
すれば、この大きさ打切り回路７は信号ｙ（ｎ）
を零にしようとする傾向にあり、このことは、ｎ
N1に対しｘ（ｎ）＝０であれば多くの場合いく
つかのサンプリング期間が経過した後に達成され
る。ｎの所定の値、例えばｎ＝N2／N1からｙ
（N2）＝０が満足される場合には、２つの回路１
０および１１にはもはや入力信号が供給されず、
従つて２サンプリング期間後には回路１０および
１１の双方はもはや零以外の信号を生じない。ｎ
の所定値からフイルタの入力信号ｘ（ｎ）が零に
等しくならない場合には、ｙ（ｎ）は零に等しく
ならず、リミツトサイクルの発生に関してはもは
や何も決定することができない。この場合には、
ｙ（ｎ）はｘ（ｎ）の振幅に依存する。
巡回型デジタルフイルタに関する他の実験か
ら、ｘ（ｎ）が一定であり零に等しくなく或いは
周期2Tで周期的である場合には、伝達関数Ｆ
（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）がｚ＝−１に対する零点
とｚ＝＋１に対する零点とを有するものとする
と、信号ｙ（ｎ）、従つてフイルタ出力信号ｕ（ｎ）
におけるリミツトサイクルの発生を防止しうると
いうことを確かめた。ここにＹ（ｚ）はｙ（ｎ）の
ｚ変換を示し、Ｘ（ｚ）はｘ（ｎ）のｚ変換を示
す。ｘ（ｎ）が一定（零に等しいかまたは零に等
しくない）であるか或いは周期2Tで周期的であ
り、Ｆ（ｚ）がこの条件を満足する場合には、い
くつかのサンプリング期間後信号ｙ（ｎ）が値零
となり、補助回路１２および１４にはもはや零以
外の信号が供給されず、従つてこれら補助回路は
零以外の信号を生じない。他の値にすると、ｙ
（ｎ）には制限サイクルが生じない。
ら、ｘ（ｎ）が一定であり零に等しくなく或いは
周期2Tで周期的である場合には、伝達関数Ｆ
（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）がｚ＝−１に対する零点
とｚ＝＋１に対する零点とを有するものとする
と、信号ｙ（ｎ）、従つてフイルタ出力信号ｕ（ｎ）
におけるリミツトサイクルの発生を防止しうると
いうことを確かめた。ここにＹ（ｚ）はｙ（ｎ）の
ｚ変換を示し、Ｘ（ｚ）はｘ（ｎ）のｚ変換を示
す。ｘ（ｎ）が一定（零に等しいかまたは零に等
しくない）であるか或いは周期2Tで周期的であ
り、Ｆ（ｚ）がこの条件を満足する場合には、い
くつかのサンプリング期間後信号ｙ（ｎ）が値零
となり、補助回路１２および１４にはもはや零以
外の信号が供給されず、従つてこれら補助回路は
零以外の信号を生じない。他の値にすると、ｙ
（ｎ）には制限サイクルが生じない。
上述した伝達関数Ｆ（ｚ）は特に簡単に、すな
わち補助回路の伝達関数を H1（ｚ）＝ｐ／ｚ−１ H2（ｚ）＝ｑ／ｚ＋１ に選択することにより得ることができるというこ
とを確かめた。ここにｐおよびｑは定数を示す。
特にｐ＝＋１およびｑ＝−１とするのが好まし
い。伝達関数Ｆ（ｚ）に対して以下の式が満足さ
れる。
わち補助回路の伝達関数を H1（ｚ）＝ｐ／ｚ−１ H2（ｚ）＝ｑ／ｚ＋１ に選択することにより得ることができるというこ
とを確かめた。ここにｐおよびｑは定数を示す。
特にｐ＝＋１およびｑ＝−１とするのが好まし
い。伝達関数Ｆ（ｚ）に対して以下の式が満足さ
れる。
Ｆ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）
＝（ｚ−１）（ｚ＋１）／z2＋（−a1p−a2q）ｚ−
a1p＋a2q−１ 第２図は、ｐ＝＋１とした場合の第１補助回路
１２の一例を示す。この補助回路１２は加算器１
２０１とこれに続く遅延素子１２０２とを有する
アキユムレータを構成する。加算器１２０１に
は、信号ｙ（ｎ）と、遅延素子１２０２によつて
生ぜしめられこの第１補助回路１２の出力信号を
表わす信号ｙ（ｎ）とが供給される。従つてこの
加算器は信号y1（ｎ＋１）＝ｙ（ｎ）＋y1（ｎ）を生
じる。遅延素子１２０２の遅延時間Ｔは１サンプ
リング期間（周期）に等しく、従つてこの補助回
路の伝達関数は Y1（ｚ）／Ｙ（ｚ）＝１／（ｚ−１） となる。
a1p＋a2q−１ 第２図は、ｐ＝＋１とした場合の第１補助回路
１２の一例を示す。この補助回路１２は加算器１
２０１とこれに続く遅延素子１２０２とを有する
アキユムレータを構成する。加算器１２０１に
は、信号ｙ（ｎ）と、遅延素子１２０２によつて
生ぜしめられこの第１補助回路１２の出力信号を
表わす信号ｙ（ｎ）とが供給される。従つてこの
加算器は信号y1（ｎ＋１）＝ｙ（ｎ）＋y1（ｎ）を生
じる。遅延素子１２０２の遅延時間Ｔは１サンプ
リング期間（周期）に等しく、従つてこの補助回
路の伝達関数は Y1（ｚ）／Ｙ（ｚ）＝１／（ｚ−１） となる。
第３図はｑ＝−１とした場合の第２補助回路１
４の一例を示す。この第２補助回路１４は、加算
器１４０１とこれに続く遅延素子１４０２（信号
y2′（ｎ）を生じる）とより成るオルタネータ１４
１を有する。加算器１４０１には信号ｙ（ｎ）と、
一定乗数の乗算器１４０３において信号y2′（ｎ）
に乗数−１を乗じたものとが供給され、従つてこ
の加算器１４０１は信号y2′（ｎ＋１）を生じる。
この場合も遅延素子１４０２の遅延時間はＴに等
しくする為、このオルタネータ１４１の伝達関数
は１／（ｚ＋１）になる。所望の伝達関数−１／
（ｚ＋１）を得る為には一定乗数の乗算器１４０
４において信号y2′（ｎ）に乗数−１を乗じ、信号
y2（ｎ）を得る。
４の一例を示す。この第２補助回路１４は、加算
器１４０１とこれに続く遅延素子１４０２（信号
y2′（ｎ）を生じる）とより成るオルタネータ１４
１を有する。加算器１４０１には信号ｙ（ｎ）と、
一定乗数の乗算器１４０３において信号y2′（ｎ）
に乗数−１を乗じたものとが供給され、従つてこ
の加算器１４０１は信号y2′（ｎ＋１）を生じる。
この場合も遅延素子１４０２の遅延時間はＴに等
しくする為、このオルタネータ１４１の伝達関数
は１／（ｚ＋１）になる。所望の伝達関数−１／
（ｚ＋１）を得る為には一定乗数の乗算器１４０
４において信号y2′（ｎ）に乗数−１を乗じ、信号
y2（ｎ）を得る。
第４図は第２補助回路１４の他の例を示す。第
２および３図と第４図とを比較することから明ら
かなように、第１図に示すこの第２補助回路はア
キユムレータ１２１とオルタネータ１４１との縦
続接続回路を有し、アキユムレータ１２１はあら
ゆる点で第２図のアキユムレータ１２と同じであ
り、オルタネータ１４１はあらゆる点で第３図の
オルタネータ１４１と同じである。しかし本例で
は、オルタネータ１４１は入力信号y1（ｎ）に応
答して信号y3（ｎ）を生じる。所望の出力信号y2
（ｎ）を得る為には、信号y3（ｎ）と信号y3（ｎ＋
１）とを減算回路１４０５において互いに減算
し、 y2（ｎ）＝y3（ｎ）−y3（ｎ＋１） を得る。簡単に証明しうるように、第４図に示す
この第２補助回路１４の伝達関数は Y2（ｚ）／Ｙ（ｚ）＝−１／（ｚ＋１） となる。
２および３図と第４図とを比較することから明ら
かなように、第１図に示すこの第２補助回路はア
キユムレータ１２１とオルタネータ１４１との縦
続接続回路を有し、アキユムレータ１２１はあら
ゆる点で第２図のアキユムレータ１２と同じであ
り、オルタネータ１４１はあらゆる点で第３図の
オルタネータ１４１と同じである。しかし本例で
は、オルタネータ１４１は入力信号y1（ｎ）に応
答して信号y3（ｎ）を生じる。所望の出力信号y2
（ｎ）を得る為には、信号y3（ｎ）と信号y3（ｎ＋
１）とを減算回路１４０５において互いに減算
し、 y2（ｎ）＝y3（ｎ）−y3（ｎ＋１） を得る。簡単に証明しうるように、第４図に示す
この第２補助回路１４の伝達関数は Y2（ｚ）／Ｙ（ｚ）＝−１／（ｚ＋１） となる。
アキユムレータ１２１は伝達関数H1（ｚ）＝
１／（ｚ−１）を有し、信号y1（ｎ）を生じる為、
この信号y1（ｎ）を乗算器１３に供給するように
することもできる。このことから明らかなよう
に、補助回路１２および１４は必ずしも物理的に
独立のユニツトとして存在させる必要はない。例
えばこれらの補助回路はある共通の素子を有する
ように構成することができる。この考えに基づく
多機能補助回路を第５図に示す。この回路は信号
y1（ｎ）および信号y2（ｎ）を生じる。特にこの多
機能補助回路は加算器２３とこれに続く２つの遅
延素子２４および２５の縦続接続回路とを以つて
構成し、各遅延素子の遅延時間をＴとする。遅延
素子２５は信号y4（ｎ）を生じ、遅延素子２４は
信号y4（ｎ＋１）を生ずる。信号y2（ｎ）およびｙ
（ｎ）は加算器２３において互いに加算され、ｙ
（ｎ）＋y4（ｎ）に等しい信号y4（ｎ＋２）が得られ
る。信号y1（ｎ）は減算回路２６において信号y4
（ｎ）およびy4（ｎ＋１）間の差をとることにより
得られ、y1（ｎ）＝y4（ｎ）−y4（ｎ＋１）となる。
信号y2（ｎ）は加算器２７において信号y4（ｎ）お
よびy4（ｎ＋１）を加算することにより得られ、
y2（ｎ）＝y4（ｎ）＋y4（ｎ＋１）となる。
１／（ｚ−１）を有し、信号y1（ｎ）を生じる為、
この信号y1（ｎ）を乗算器１３に供給するように
することもできる。このことから明らかなよう
に、補助回路１２および１４は必ずしも物理的に
独立のユニツトとして存在させる必要はない。例
えばこれらの補助回路はある共通の素子を有する
ように構成することができる。この考えに基づく
多機能補助回路を第５図に示す。この回路は信号
y1（ｎ）および信号y2（ｎ）を生じる。特にこの多
機能補助回路は加算器２３とこれに続く２つの遅
延素子２４および２５の縦続接続回路とを以つて
構成し、各遅延素子の遅延時間をＴとする。遅延
素子２５は信号y4（ｎ）を生じ、遅延素子２４は
信号y4（ｎ＋１）を生ずる。信号y2（ｎ）およびｙ
（ｎ）は加算器２３において互いに加算され、ｙ
（ｎ）＋y4（ｎ）に等しい信号y4（ｎ＋２）が得られ
る。信号y1（ｎ）は減算回路２６において信号y4
（ｎ）およびy4（ｎ＋１）間の差をとることにより
得られ、y1（ｎ）＝y4（ｎ）−y4（ｎ＋１）となる。
信号y2（ｎ）は加算器２７において信号y4（ｎ）お
よびy4（ｎ＋１）を加算することにより得られ、
y2（ｎ）＝y4（ｎ）＋y4（ｎ＋１）となる。
本発明は上述した例のみに限定されず、幾多の
変更を加えうること勿論である。
変更を加えうること勿論である。
第１図の例では加算器８の出力端子と第１回路
１の出力端子５との間に配置した大きさ打切り回
路を２つの加算器６および８間に配置するように
することもできる。
１の出力端子５との間に配置した大きさ打切り回
路を２つの加算器６および８間に配置するように
することもできる。
また第１図に示す例では、回路１０および１１
における乗算器１３および１５をこれらに関連す
る補助回路１２および１４の出力端子にそれぞれ
接続したが、この順序を変えることもできる。
における乗算器１３および１５をこれらに関連す
る補助回路１２および１４の出力端子にそれぞれ
接続したが、この順序を変えることもできる。
第２，３，４および５図に示す補助回路１２お
よび１４の例の各々は、特にアキユムレータ或い
はオルタネータの形態にした巡回型デジタルフイ
ルタを各別に有している。しかしこれらの巡回型
デジタルフイルタの各々においては、ｙ（ｎ）＝０
である場合にリミツトサイクルが生じうる。一般
に“インターナルリミツトサイクル”と称される
このサイクルにかかわらず、ｙ（ｎ）＝０が維持さ
れている場合には、このことはその振幅が量子化
回路７を通過しえない程度に小さいということを
意味する。量子化回路２１および２２が量子化回
路７と同様に構成されている場合には、このよう
なインターナルリミツトサイクルは２つの量子化
回路２１および２２をも通過しえず、従つて出力
信号ｕ（ｎ）にはリミツトサイクルが生じないよ
うになる。
よび１４の例の各々は、特にアキユムレータ或い
はオルタネータの形態にした巡回型デジタルフイ
ルタを各別に有している。しかしこれらの巡回型
デジタルフイルタの各々においては、ｙ（ｎ）＝０
である場合にリミツトサイクルが生じうる。一般
に“インターナルリミツトサイクル”と称される
このサイクルにかかわらず、ｙ（ｎ）＝０が維持さ
れている場合には、このことはその振幅が量子化
回路７を通過しえない程度に小さいということを
意味する。量子化回路２１および２２が量子化回
路７と同様に構成されている場合には、このよう
なインターナルリミツトサイクルは２つの量子化
回路２１および２２をも通過しえず、従つて出力
信号ｕ（ｎ）にはリミツトサイクルが生じないよ
うになる。
前記の“インターナルリミツトサイクル”を抑
圧したい場合には、このデジタルフイルタに、２
つの入力端子と１つの出力端子とを有するレベル
検出器である第１および第２のリミツトサイクル
検出器を設ける必要がある。第１リミツトサイク
ル検出器は量子化回路７の出力信号ｙ（ｎ）と量
子化回路２１の出力信号との双方が零である場合
に出力信号を生じる。この第１リミツトサイクル
検出器の出力信号を用いて第１補助回路１２に設
けられている遅延素子をリセツトする。第２リミ
ツトサイクル検出器は量子化回路７の出力信号と
量子化回路２２の出力信号との双方が零である場
合に出力信号を生じる。この第２リミツトサイク
ル検出器の出力信号を用いて第２補助回路１４に
設けられている遅延素子をリセツトする。
圧したい場合には、このデジタルフイルタに、２
つの入力端子と１つの出力端子とを有するレベル
検出器である第１および第２のリミツトサイクル
検出器を設ける必要がある。第１リミツトサイク
ル検出器は量子化回路７の出力信号ｙ（ｎ）と量
子化回路２１の出力信号との双方が零である場合
に出力信号を生じる。この第１リミツトサイクル
検出器の出力信号を用いて第１補助回路１２に設
けられている遅延素子をリセツトする。第２リミ
ツトサイクル検出器は量子化回路７の出力信号と
量子化回路２２の出力信号との双方が零である場
合に出力信号を生じる。この第２リミツトサイク
ル検出器の出力信号を用いて第２補助回路１４に
設けられている遅延素子をリセツトする。
１ 1976年12月14日に発行された米国特許第
3997770号明細書（発明の名称：Recursive
digital filter；発明者：T.A.C.M.Claasen等）。
この特許明細書はオランダ国特許出願第
7309534号明細書に相当する。
3997770号明細書（発明の名称：Recursive
digital filter；発明者：T.A.C.M.Claasen等）。
この特許明細書はオランダ国特許出願第
7309534号明細書に相当する。
２ Electronics Letters，Vol.9，No.22（1973年11
月１日発行）の第531〜532頁“Second−Order
Digital Filter with only One Magnitude‐
Truncation Quantiser and Having
Practically No Limit Cycles”（T.A.C.M.
Claasen等著） ３ 1977年７月５日に発行された米国特許第
4032196号明細書（発明の名称：Digital
Signal Processing Device；発明者；H.J.
Butterweck等）。
月１日発行）の第531〜532頁“Second−Order
Digital Filter with only One Magnitude‐
Truncation Quantiser and Having
Practically No Limit Cycles”（T.A.C.M.
Claasen等著） ３ 1977年７月５日に発行された米国特許第
4032196号明細書（発明の名称：Digital
Signal Processing Device；発明者；H.J.
Butterweck等）。
この米国特許明細書はオランダ国特許出願第
7414848号明細書に相当する。
7414848号明細書に相当する。
４ Ｉ Ｅ Ｅ Ｅ Transactions on Circuits
and Systems，Vol.CAS−22，No.３（1975年３
月発行）の第232〜239頁 “Frequency Domain Criteria for the
Absence of Zero‐Input Limit Cycles in
Nonlinear Discrete Time Systems，with
Application to Digital Filters”（T.A.C.M.
Claasen等著）、特にそのFig.3 ５ A.E.U¨.Archiv fu¨r Electronik und
Uebertragungstechnik，Vol.29（1975年）の第
371〜374頁“Suppression of parasicit
Oscillations in Second−Order Digital
Filters by Means of ａ Controlled−
Rounding Arithmetic”（H.J.Butterweck著） ６ Ｉ Ｅ Ｅ Ｅ Transactions on
Acoustics Speech，and Signal Processing，
Vol.ASSP24，No.６（1976年12月発行）の第517
〜529頁”Effects of Quantization and
Overflow in Recursive Digital Filters”（T.
A.C.M.Claasen等著）、特にそのFig.8
and Systems，Vol.CAS−22，No.３（1975年３
月発行）の第232〜239頁 “Frequency Domain Criteria for the
Absence of Zero‐Input Limit Cycles in
Nonlinear Discrete Time Systems，with
Application to Digital Filters”（T.A.C.M.
Claasen等著）、特にそのFig.3 ５ A.E.U¨.Archiv fu¨r Electronik und
Uebertragungstechnik，Vol.29（1975年）の第
371〜374頁“Suppression of parasicit
Oscillations in Second−Order Digital
Filters by Means of ａ Controlled−
Rounding Arithmetic”（H.J.Butterweck著） ６ Ｉ Ｅ Ｅ Ｅ Transactions on
Acoustics Speech，and Signal Processing，
Vol.ASSP24，No.６（1976年12月発行）の第517
〜529頁”Effects of Quantization and
Overflow in Recursive Digital Filters”（T.
A.C.M.Claasen等著）、特にそのFig.8
第１図は二次の巡回型デジタルフイルタの最も
一般的に用いられている構成を示すブロツク線
図、第２，３，４および５図の各々は第１図に示
すフイルタに用いるのに適した本発明による補助
回路の例を示すブロツク線図である。 １……第１回路、２，３，４……１の入力端
子、５……１の出力端子、６，８，１９……加算
器、７……大きさ打切り回路（量子化回路）、９
……デジタルフイルタの入力端子、１０……第２
回路、１１……第３回路、１２……第１補助回
路、１３，１５，１６，１７，１８……乗算器、
１４……第２補助回路、２０……デジタルフイル
タの出力端子、２１，２２……量子化回路、２３
……加算器、２４，２５……遅延素子、２６……
減算回路、２７……加算器、１２１……アキユム
レータ、１４１……オルタネータ、１４２……減
算回路、１２０１，１４０１……加算器、１２０
２，１４０２……遅延素子、１４０３，１４０４
……乗算器。
一般的に用いられている構成を示すブロツク線
図、第２，３，４および５図の各々は第１図に示
すフイルタに用いるのに適した本発明による補助
回路の例を示すブロツク線図である。 １……第１回路、２，３，４……１の入力端
子、５……１の出力端子、６，８，１９……加算
器、７……大きさ打切り回路（量子化回路）、９
……デジタルフイルタの入力端子、１０……第２
回路、１１……第３回路、１２……第１補助回
路、１３，１５，１６，１７，１８……乗算器、
１４……第２補助回路、２０……デジタルフイル
タの出力端子、２１，２２……量子化回路、２３
……加算器、２４，２５……遅延素子、２６……
減算回路、２７……加算器、１２１……アキユム
レータ、１４１……オルタネータ、１４２……減
算回路、１２０１，１４０１……加算器、１２０
２，１４０２……遅延素子、１４０３，１４０４
……乗算器。
Claims (1)
- 【特許請求の範囲】 １ 巡回型デジタルフイルタであつて、その巡回
部分が フイルタ入力端子と； 大きさ打切り量子化装置および加算装置の縦続
接続回路を有する第１回路であつて、該第１回路
が、前記の加算装置に接続された第１，第２およ
び第３入力端子と、前記の加算装置に結合された
出力端子とを有し、前記の第１入力端子を前記の
フイルタ入力端子に接続して成る第１回路と； 前記の第１回路の出力端子をこの第１回路の第
２および第３入力端子にそれぞれ接続する第２お
よび第３回路であつて、これら第２および第３回
路の各々が補助回路と乗算回路との縦続接続回路
を有するようにした第２および第３回路と、 を具える巡回型デジタルフイルタにおいて、ｐが
定数を表わすものとして前記の第２回路における
補助回路が式 H1（Ｚ）＝ｐ／（Ｚ−１） によつて表わされる伝達関数H1（Ｚ）を有し、ｑ
が定数を表わすものとして前記の第３回路におけ
る補助回路が式 H2（Ｚ）＝ｑ／（Ｚ＋１） によつて表わされる伝達関数を有するようにした
ことを特徴とする巡回型デジタルフイルタ。 ２ 特許請求の範囲１記載の巡回型デジタルフイ
ルタにおいて、定数ｐを＋１とし、定数ｑを−１
としたことを特徴とする巡回型デジタルフイル
タ。 ３ 特許請求の範囲２記載の巡回型デジタルフイ
ルタにおいて、第２回路における補助回路をアキ
ユムレータを以つて構成したことを特徴とする巡
回型デジタルフイルタ。 ４ 特許請求の範囲２記載の巡回型デジタルフイ
ルタにおいて、前記の第３回路における補助回路
がオルタネータを有するようにしたことを特徴と
する巡回型デジタルフイルタ。 ５ 特許請求の範囲１記載の巡回型デジタルフイ
ルタにおいて、前記の２つの補助回路を合成して
多機能補助回路を形成したことを特徴とする巡回
型デジタルフイルタ。 ６ ２つの補助回路を合成して多機能補助回路を
形成した特許請求の範囲２記載の巡回型デジタル
フイルにおいて、前記の多機能補助回路がアキユ
ムレータとオルタネータとの縦続接続回路を有す
るようにしたことを特徴とする巡回型デジタルフ
イルタ。 ７ ２つの補助回路を合成して多機能補助回路を
形成した特許請求の範囲２記載の巡回型デジタル
フイルタにおいて、前記の多機能補助回路を第１
加算器を以つて構成し、この第１加算器が２つの
入力端子と、２つの遅延素子の縦続接続回路に接
続された出力端子とを有し、前記の２つの遅延素
子のうちの後続の遅延素子の出力端子を、前記の
第１加算器の２つの入力端子のうちの一方と、第
２加算器の第１入力端子と、減算回路の第１入力
端子とに接続し、この第２加算器および減算回路
の第２入力端子を前記の後続の遅延素子の入力端
子に接続し、前記の第２加算器の出力端子を前記
の第３回路における乗算回路に接続し、前記の減
算回路の出力端子を前記の第２回路における乗算
回路に接続したことを特徴とする巡回型デジタル
フイルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8105801A NL8105801A (nl) | 1981-12-23 | 1981-12-23 | Recursief digitaal filter. |
| NL8105801 | 1981-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111520A JPS58111520A (ja) | 1983-07-02 |
| JPH0311566B2 true JPH0311566B2 (ja) | 1991-02-18 |
Family
ID=19838599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222241A Granted JPS58111520A (ja) | 1981-12-23 | 1982-12-20 | 巡回型デジタルフイルタ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4569030A (ja) |
| EP (1) | EP0082565B1 (ja) |
| JP (1) | JPS58111520A (ja) |
| AU (1) | AU555059B2 (ja) |
| BR (1) | BR8207383A (ja) |
| CA (1) | CA1194141A (ja) |
| DE (1) | DE3278190D1 (ja) |
| NL (1) | NL8105801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2182730A2 (en) | 2004-06-15 | 2010-05-05 | Panasonic Corporation | Monitor and vehicle peripheriy monitor |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3584864D1 (de) * | 1984-09-04 | 1992-01-23 | Nec Corp | Digitaler schwingkreis. |
| US4745567A (en) * | 1985-02-01 | 1988-05-17 | American Telephone And Telegraph Company At&T Bell Laboratories | Moment generator |
| US4868773A (en) * | 1985-03-15 | 1989-09-19 | Purdue Research Foundation | Digital filtering by threshold decomposition |
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| DE3278190D1 (en) | 1988-04-07 |
| NL8105801A (nl) | 1983-07-18 |
| JPS58111520A (ja) | 1983-07-02 |
| AU555059B2 (en) | 1986-09-11 |
| EP0082565A3 (en) | 1985-05-22 |
| US4569030A (en) | 1986-02-04 |
| BR8207383A (pt) | 1983-10-18 |
| CA1194141A (en) | 1985-09-24 |
| AU9175182A (en) | 1983-06-30 |
| EP0082565B1 (en) | 1988-03-02 |
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